EDA实验数字时钟

end if;
end process;
process(div_cnt(26),rst,last_over)
begin
if(s='1')then
if(rst='0')then
cntfirst<="0000";
first_over<='0';
elsif(div_cnt(26)'event and div_cnt(26)='1')then
if( cntfour="0101")then
cntfour<="0000";
four_over<='1';
else
four_over<='0';
cntfour<= cntfour+1;
end if;
end if;
end process;
process(four_over,rst)--four 10 counter
WHEN "0010" =>dataout_xhdl1 <= "10100100";
WHEN "0011" =>dataout_xhdl1 <= "10110000";
WHEN "0100" =>dataout_xhdl1 <= "10011001";
WHEN "0101" =>dataout_xhdl1 <= "10010010";
end if;
end if;
end process;
process(third_over,rst)--third 10 counter
begin
if(rst='0')then
cntfour<="0000";
four_over<='0';
elsif(third_over'event and third_over='1')then
third_over<='0';
elsif(second_over'event and second_over='1')then
if( cntthird="1001")then
cntthird<="0000";
third_over<='1';
else
third_over<='0';
cntthird<= cntthird+1;
WHEN "1010" =>dataout_xhdl1 <= "10000000"
WHEN "1011" =>dataout_xhdl1 <= "10010000";
WHEN "1100" =>dataout_xhdl1 <= "01100011
WHEN "1101" =>dataout_xhdl1 <= "10000101";
院（系）：电子工程学院课程名称：EDA技术与VHDL日期：
班级
学号
实验室
专业
姓名
计算机号
实验名称
数字时钟
成绩评价
所用软件
QuartusⅡ7.0
教师签名
实
验
目
的或要求源自设计一个可以计时的数字时钟，其显示时间范
围是00:00:00~23：59:59,且该时钟具有暂停计时、
清零等功能。
实
验
步
骤
、
心
得
体
会
1、启动QuartusⅡ建立一个空白工程并命名。
led_out<=dataout_xhdl1;
led_bit<=en_xhdl;
process(clk,rst)
begin
if(rst='0')then
div_cnt<="001001100000000000000000000";
elsif(clk'event and clk='1')then
div_cnt<=div_cnt+1;--利用计数器分频
begin
if(rst='0')then
cntlast<="0000";
last_over<='0';
elsif(five_over'event and five_over='1')then
if( cntlast="0010")then
cntlast<="0000";
last_over<='1';
else
4、对该工程进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
5、设计下载
1)使用下载线，连接计算机USB口和实验箱JTAG下载口（注意插口方向），打开实验箱电源。
2)启动下载界面，确认已选中下载线。
3)完成下载界面的设置，启动下载。
4)按动按键开关KET1来输入脉冲信号，波动拨挡开关SW2、SW1来控制输入信号，观察数码管的变化规律并记录实验结果，看是否与预期设计一致。
last_over<='0';
cntlast<= cntlast+1;
end if;
end if;
if(cntlast="0010" and cntfive="0100")then cntlast<="0000" ;end if;
end process;
---****************显示部分***************--
begin
if(rst='0')then
cntsecond<="0000";
second_over<='0';
elsif(first_over'event and first_over='1')then
if(cntsecond="0101")then
cntsecond<="0000";
second_over<='1';
signal cntfour : std_logic_vector(3 downto 0);
signal cntfive : std_logic_vector(3 downto 0);
signal cntlast : std_logic_vector(3 downto 0);
signal first_over: std_logic;
WHEN "1110" =>dataout_xhdl1 <= "01100001";
WHEN "1111" =>dataout_xhdl1 <= "01110001";
five_over<='1';
else
five_over<='0';
cntfive<= cntfive+1;
end if;
end if;
if(cntlast="0010" and cntfive="0100")then cntfive<="0000" ;end if;
end process;
process(five_over,rst)--five 10 counter
if(cntfirst="1001" or last_over='1')then
cntfirst<="0000";
first_over<='1';
else
first_over<='0';
cntfirst<=cntfirst+1;
end if;
end if;
end if;
end process;
process(first_over,rst)--first 10 counter
signal en_xhdl : std_logic_vector(5 downto 0);
signal cntfirst :std_logic_vector(3 downto 0);
signal cntsecond : std_logic_vector(3 downto 0);
signal cntthird : std_logic_vector(3 downto 0);
END LED_0000_9999 ;
ARCHITECTURE arch OF LED_0000_9999 IS
signal div_cnt : std_logic_vector(26 downto 0 );
signal data4 : std_logic_vector(3 downto 0);
signal dataout_xhdl1 : std_logic_vector(7 downto 0);