加减可控的二进制计数器Verilog HDL
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module plus_minus_counter(clk,r,q,cout1,cout2,plus,minus);//加减可控的二进制计数器input clk,r,plus,minus;//plus做加法,minus做减法
output [3:0]q;
output cout1,cout2;//cout1为进位输出，cout2为借位输出
reg [3:0]q;
reg cout1,cout2;
always @(posedge clk)
begin
if (r) q=4'b00;
else if(plus && minus)
q=4'b00;
else if(plus)
begin
q=q+1;
if(q==4'b1111)
cout1=cout1+1;
else cout1=cout1;
end
else if(minus)
begin
q=q-1;
if (q==4'b0000)
cout2=cout2+1;
else
cout2=cout2;
end
end
endmodule