一位全加器实验
一位全加器的设计
一位全加器的设计一．实验目的1．掌握原理图输入设计。
2．利用一位半加器实现一位全加器。
二．实验原理1．一位半加器输入a，b；输出co，so；其中co为进位输出；so为和的输出；真值表如下图所示。
2．一位全加器真值表如下图所示。
三．实验内容1．以原理图输入作为设计输入，设计半加器。
2．利用设计好的半加器，实现全加器的设计。
3．通过仿真，观察设计的正确性。
4．仿真完成后，将原理图设计转换为VHDL文件。
四．设计提示仔细阅读真值表，思考如何将半加器设计为全加器。
五．实验报告要求1．写出原理图设计。
（半加器电路原理图）（全加器原理图）2．分析设计过程。
用两个半加器构成全加器。
3．记录仿真波形，保存生成的元件以及RTL，将原理图文件转变为VHDL文件。
（全加器仿真图）(符号元件)(全加器RTL)（全加器VHDL文件）LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quan2 ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;ci : OUT STD_LOGIC;si : OUT STD_LOGIC);END quan2;ARCHITECTURE bdf_type OF quan2 ISCOMPONENT quanPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanPORT MAP(a => a,b => b,co => SYNTHESIZED_WIRE_2,so => SYNTHESIZED_WIRE_0);b2v_inst1 : quanPORT MAP(a => SYNTHESIZED_WIRE_0,b => c,co => SYNTHESIZED_WIRE_1,so => si);ci <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;4．书写实验报告时要结构合理，层次分明，在分析描述的时候，注意语言的流畅。
一位全加器实验
实验1一位全加器（综合验证性）一、目的掌握组合逻辑电路, 使用74LS00“与非门”电路构成一位全加器组合逻辑电路。
掌握组合逻辑电路的基本概念和结构。
二、要求: 使用与非门构成一位全加器组合逻辑电路。
实验报告包括:1.画出一位全加器逻辑电路图；正确标出集成电路引脚。
74LS00“与非门”电路引脚名称:2.标上门电路脚号, 连接逻辑电路；发光管3.模拟输入Ai 、Bi 、Ci, 记载Si 、Ci-1实验结果。
Ai Bi Ci Si Ci-1三、实验设备和集成电路1.数字逻辑实验板一块。
2、3片74LS00, 连结导线50根。
四、考核方式1.逻辑电路图应当整洁、规范。
2.实验前作好充分实验准备。
3.数字逻辑实验课是一项实践性很强的教学课程。
考核的重点是电路连接, 调试和测试的实践性环节。
考察学生在实验中的动手能力和事实求是的科学态度。
核心是检查是否能够实际完成一位全加器数字逻辑电路, 并电路运行正确作为重要标准。
在电路连接, 调试和测试完成后, 经老师检查确认满足实验要求, 学生签字, 递交报告书, 方可通过实验一的验收。
五、连接, 调试和测试组合逻辑电路参考事项注意如下:1.实验开始时, 检查并确定实验设备上的集成电路是否符合要求。
2、导线在插孔中一定要牢固接触。
集成电路引脚与引脚之间的连线一定要良好接触。
连线在面包板上排列整齐, 连线的转弯成直角。
连线不要飞线。
3、在组合逻辑电路连线时, 为了防止连线时出错, 可以在每连接一根线以后, 在组合逻辑电路图中做一个记号, 这样可以避免搞错连线, 漏掉连线, 多余连线等现象发生。
实验五1位全加器的文本输入（波形仿真应用）
实验五 1位全加器的文本输入（波形仿真用）1.实验目的通过此实验让学生逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用方法及VHDL 的编程方法。
学习电路的仿真方法。
2.实验内容本实验的内容是建立一个1位全加器。
在实验箱上的按键KEY1~KEY3分别为A、B 和Cin，并通过LED1~LED3指示相应的状态。
输出Sum和Cout通过LED7和LED8指示。
3.实验原理1位全加器的真值表如下所示。
表1位全加器逻辑功能真值表4.实验步骤(1) 启动Quartus II，建立一个空白工程，然后命名为full_add.qpf。
(2) 新建full_add.vhd源程序文件，编写代码。
然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。
也可采用原理图文件的输入方式，建立半加器，然后在组成１位全加器。
原理图如下所示半加器设计1位全加器设计(3) 波形仿真步骤如下：① 在Quartus II 主界面中选择File → New 命名，打开新建文件对话框，从中选择V ector Waveform File ，如下图所示。
单击OK 建立一个空的波形编辑窗口。
选择File →Saveas 改名为full_add.vwf。
此时会看到窗口内出现如下图所示。
图 新建文件对话框 图 新建波形文件界面② 在上图所示的Name 选项卡内双击鼠标左键，弹出如图 所示的对话框。
在该对话框中单击Node Finder 按钮，弹出如图 所示的对话框。
图 添加节点对话框③ 按照下图所示进行选择和设置，先按下“list ”按钮，再按下“>>”按钮添加所有节点，最后按下“ok ”按钮。
图添加节点④波形编辑器默认的仿真结束时间为1us，根据仿真需要可以设置仿真文件的结束时间。
选择Edit→ End Time命令可以更改。
这里采用默认值不需更改。
图添加完节点的波形图⑤编辑输入节点的波形。
编辑时将使用到波形编辑工具栏中的各种工具。
一位全加器实验报告
实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。
正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。
采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。
2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器，完成或门的设计。
4、完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。
构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。
实验一1 1位全加器的设计
实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。
图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘，并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装目录中。
芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件，首先设计半加器，输入如下源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。
4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模块；5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路，并连接输入、输出引脚。
完成后另保存full_adder.sch。
6.对设计进行综合，如出现错误请按照错误提示进行修改。
7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全加器的逻辑功能，观察两类波形的差异。
加法器实验报告
篇一：加法器试验报告实验__一__【试验名称】1 位加法器【目的与要求】1. 把握 1 位全加器的设计2. 学会 1 位加法器的扩展【试验内容】1. 设计 1 位全加器2. 将 1 位全加器扩展为 4 位全加器3. 使 4 位的全加器能做加减法运算【操作步骤】1. 1 位全加器的设计(1) 写出 1 位全加器的真值表(2) 依据真值表写出表达式并化简(3) 画出规律电路(4) 用 quartusII 进行功能仿真，检验规律电路是否正确，将仿真波形截图并粘贴于此(5) 假如电路设计正确，将该电路进行封装以用于下一个环节 2. 将1 位全加器扩展为 4 位全加器(1) 用 1 位全加器扩展为 4 位的全加器，画出电路图(2) 分别用两个 4 位补码的正数和负数验证加法器的正确性(留意这两个数之和必需在 4 位补码的数的范围内，这两个数包括符号在内共 4 位)，用 quartusII 进行功能仿真并对仿真结果进行截图。
3. 将 4 位的全加器改进为可进行 4 位加法和减法的运算器(1) 在 4 位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。
画出该电路(2) 分别用两个 4 位补码的正数和负数验证该电路的正确性 (留意两个数之和必需在 4 位补码的数的范围内) ，用 quartusII 进行功能仿真并对仿真结果进行截图。
【附录】篇二：加法器的基本原理试验报告一、试验目的1、了解加法器的基本原理。
把握组合规律电路在 Quartus Ⅱ中的图形输入方法及文本输入方法。
2、学习和把握半加器、全加器的工作和设计原理3、熟识 EDA 工具 Quartus II 和 Modelsim 的使用，能够娴熟运用 Vrilog HDL 语言在Quartus II 下进行工程开辟、调试和仿真。
4、把握半加器设计方法5、把握全加器的工作原理和使用方法二、试验内容1、建立一个 Project。
一位全加器实验电路方法的研究
一位全加器实验电路设计方法的研究班级姓名指导老师摘要讨论了采用门电路、译码器、数据选择器和可编程逻辑陈列PL A ,分别设计了4 种一位全加器实验电路,并对各种设计方法进行了较。
这些方法对其他数字逻辑电路的设计具有指导作用。
前言数字逻辑实验电路的分析和设计是计算机硬件的基础知识,也是学习后续课程的基础,在教学、科研、产品开发等方面都占居十分重要的地位[ 1 ]。
在数字计算机中,2 个二进制数之间的加减乘除算术运算都是由若干加法运算实现的[ 2 ]。
全加器是算术逻辑运算的重要组成部分,对其深入探索研究有重要的意义。
目录一、一位全加器及其表达式 (4)二、一位全加器实验电路的几种设计方法 (5)2.1 2种用门电路设计的对比 (5)2.2 用译码器设计 (6)2.3 用数据选择器设计 (7)2.4 用ROM 设计 (8)2.5 用可编程逻辑阵列PLA设计 (9)三、Tanner Pro工具使用介绍 (11)3.1 S-edit的介绍 (11)3.2 用S-edit画图 (12)四、各种设计方法的比较…………………………五、参考文献………………………………………一、一位全加器及其表达式在将2 个多位二进制数相加时,除了最低位以外,每位都应该考虑来自低位的进位,即将2 个对应位的加数和来自低位的进位3 个数相加, 实现这种运算电路即是全加器[ 2 ]。
设A 是加数, B是被加数, CI 是来自低位的进位, S 是本位的和,CO 是向高位的进位。
根据二进制数加法运算规则和要实现的逻辑功能,得出一位全加器真值表,见表1。
表1 全加器真值表A B CI S CO0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1由真值表写出输出S 和CO 的逻辑函数式:S = A′B′CI + A′B CI′+ AB′CI′+ AB CI ( 1)CO = A′B CI + AB′CI + AB CI′+ AB CI ( 2)二、一位全加器实验电路的几种设计方法逻辑电路的设计,是指根据逻辑问题,设计出电路去满足要求的逻辑功能. 由于数字电路元器件产品发展很快,品种繁多,集成度高低不同,性能也各异,导致设计电路的方法多样[ 3 ]。
EXP01实验一 一位全加器设计
实验一一位全加器电路设计实验目的：1．熟悉EDA软件开发工具（MAX+plus II）的基本操作；2．熟悉KHF-4型CPLD/FPGA实验箱的板上资源分布。
3. 以原理图方式设计一位全加器，进行软件仿真、下载和硬件测试。
实验设备：微型计算机一台、KHF-4型实验箱一个实验原理：全加器原理图和真值表分别如图1和表1所示：图1. 半加器原理图表1. 半加器真值表全加器原理图和真值表分别如图2和表2所示：图2. 全加器原理图表2. 全加器真值表实验步骤：1）打开MAX+plus II设计软件。
2）新建图形编辑文件(File/New/Graphic Edit file）,在文件空白处双击鼠标左键(或选择菜单Symbol/Enter Symbol)打开添加符号对话框(Enter Symbol)，在“Symbol Libraries”框中双击选择“../maxplus2/max2lib/prim”库，在Symbol Files添加半加器原理图中各元件、输入(input)和输出(output)管脚，修改管脚名称后完成半加器原理图的绘制如图1；保存文件到具体设计目下。
图3.新建文件、添加符号和保存文件3）将半加器文件设为顶层文件(File/Project/Set Project to Current File),打开编译器(MAX+plus II/Complier)进行编译综合。
图4.设为顶层和编译4）创建半加器符号(File/Creat Default Symble)。
5）新建图形编辑文件(File/New/Graphic Edit file),在文件空白处双击鼠标左键打开添加符号对话框(Enter Symbol)，从“File Symbol”框中调用半加器符号，完成全加器原理图的绘制如图2，保存文件到具体设计目录。
6）将全加器文件设为顶层文件,打开编译器进行编译综合。
7）新建波形编辑文件(File/New/Waveform Edit file),添加节点信号(在Name下点击鼠标右键选择Enter Nodes from SNF…)并编辑输入信号波形；保存(File/Save)波形文件(按默认文件名点击OK保存)。
一位全加器_可编程逻辑器件VHDL实验报告
1.一位全加器实验报告一、实验目的要求学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
设计程序独立完成全加器的仿真。
全加器由两个半加器组合而成，原理类似。
半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。
二、设计方法与原理图图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。
（图1）一位二进制全加器原理图三、实验内容按照教材上的步骤，在max plus II上进行编辑、编译、综合、适配、仿真。
说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
四、源程序library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,cin:in std_logic;cout,sum:out std_logic);end entity full_adder;architecture fd1 of full_adder iscomponent h_adderport(a,b:in std_logic;co,so:out std_logic);end component;component or2aport(a,b:in std_logic;c:out std_logic);end component;signal d,e,f:std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e); u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum); u3:or2a port map(a=>d,b=>f,c=>cout);end fd1;五过程性截图六、仿真结果（图2）一位二进制全加器仿真结果七、分析结果与总结由图2，本实验的目标已达成，及通过编写VHDL语言实现一个一位二进制全加器。
数字电路实验报告-组合逻辑电路的设计：一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示：
一位全加器逻辑电路图如下所示：
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计：一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能，并记录数据
实验结果及分析
实验数据：
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
实验二 一位全加器实验
实验二一位全加器实验【实验环境】1. Windows 2000 或 Windows XP2. QuartusII、GW48-PK2或DE2-115计算机组成原理教学实验系统一台，排线若干。
【实验目的】1、熟悉原理图和VHDL语言的编写。
2、验证全加器功能。
【实验原理】设计一个一位全加器，能完成两个二进制位的加法操作，考虑每种情况下的进位信号，完成8组数据的操作。
【实验步骤】1.1建立工程项目1.1.1 启动QuartusⅡ1.1.3 原理图设计新建项目后，就可以绘制原理图程序了。
下面以一位全加器如图1-12所示为例，讲解原理图的编辑输入的方法与具体步骤。
图1-12 一位全加器原理图（1）执行菜单“File”→“New…”，或在工具栏中单击图标，弹出如图1-13所示的“New”对话框。
在此对话框的“Design Files”项中选择“Block Diagram/Schematic File”，在单击“OK”按钮，QuartusⅡ10.0的主窗口进入如图1-14所示的原理图工作环境界面。
图1-13 “New”对话框（2）在如图1-14所示的原理图工作环境界面中单击图标或在原理图编辑区的空白处双击鼠标或在原理图编辑区的空白处右键单击在弹出的菜单中选择“Insert”中的任意一个，弹出如图1-15所示的元件输入对话框，在“Name”栏中直接输入所需元件名或在“Libraries: ”的相关库中找到合适的元件，再单击“OK”按钮，然后在原理图编辑区中单击鼠标左键，即可将元件调入原理图编辑区中。
为了输入如图1-12所示的原理图，应分别调入and2、xor2、or3、input、output。
对于相同的器件，可通过复制来完成。
例如3个and2门，器操作方法是，调入一个and2门后，在该器件上单击鼠标右键，在弹出的菜单中选择“Copy”命令将其复制，然后在合适的位置上右键，在弹出的菜单中选择“Paste”命令将其粘帖即可。
一位全加器半加器的实验报告
一、实验原理
全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。
该电路有3个输出变量，分别是两个加数Ai，Bi和一个低进位Ci—-1,2个输出变量。
分别是本位Si和向高进位Ci。
二、实验过程
1，使用中小规模集成电路来设计组合电路是最常见的逻辑电路。
根据设计任务的要求建立输入，输出变量，并列出真值表。
2设计步骤，
1）根据题意列出真值表，再填入卡诺图。
2）由卡诺图得出逻辑表达式，并演化成“与非”的形式
3）根据逻辑表达式画出用“与非门”构成的逻辑电路
4）用实验验证逻辑功能
在实验装置适当位置选定3个14插座，按照集成块定位标记插好集成块74LS20
按图接好，输入端至逻辑开关。
实验提示：
对于非门而言，如果一个与门中的一条或几条如入引脚不被使用，则需将他们接高电平，如果一个与门不被使用，则需将此与门的至少一条输入引脚接低电平。
三、实验数据
半加器功能测试
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1 全加器功能测试
A i
B i
C i S i C i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 00 1
1 1 1 0 1
四、实验所得
学会了全加器，半加器的接法，从原理上懂得了选择器的使用方法。
计算机实验报告---一位全加器
计算机实验报告
一位全加器
系别烟大软件工程
专业班级计093-2
学生姓名李维隆
学生学号200925503223
指导教师潘庆先
一位全加器
一、实验目的
用门电路设计一个一位二进制全加器。
二、实验仪器
ExpEXPERT SYSTEM软件、ispLSI1032E--70LJ84仪器
三、实验原理
四、实验步骤
1.启动后，选择“new project……”新建工程，然后选择器件ispLSI1032E--70LJ84。
2.选择“New source……”并选择“Schematic”建立原理图，并添加好器件，进行引脚锁定。
3.对工程进行编译、连接，通过后进行烧录。
4.观察实验的结果是否正确。
五、心得体会
通过这次试验，使我加深了对计算机组成原理的兴趣，并且更清楚的了解了底层电路的工作方式，加深了印象。
实验一 1位全加器电路设计知识分享
实验一1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
仅供学习与交流，如有侵权请联系网站删除谢谢2图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的工作。
在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
仅供学习与交流，如有侵权请联系网站删除谢谢3图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框仅供学习与交流，如有侵权请联系网站删除谢谢4接着点击NEXT进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。
这里选择Cyclone系列的EP1C6Q240C8。
图1-4 新建添加文件对话框仅供学习与交流，如有侵权请联系网站删除谢谢5图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。
FPGA一位全加器设计实验报告
题目：1位全加器的设计一．实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验硬件平台的使用；3.掌握利用层次结构描述法设计电路。
二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。
三．实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;Endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性。
其初始值、功能仿真波形和时序仿真波形分别如下所示4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端，便于观察。
完成后另保存full_adder。
电路图如下6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。
其初始值、功能仿真波形和时序仿真波形分别如下所示7.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。
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实验1
一位全加器（综合验证性）
一、目的
掌握组合逻辑电路，使用74LS00“与非门”电路构成一位全加器组合逻辑电路。
掌握组合逻辑电路的基本概念和结构。
二、要求：使用与非门构成一位全加器组合逻辑电路。
实验报告包括：
1、画出一位全加器逻辑电路图；正确标出集成电路引脚。
74LS00
“与非门”电路引脚名称：
2、标上门电路脚号，连接逻辑电路；
发光管
1
1
3、模拟输入Ai、Bi、Ci，记载Si、Ci-1实验结果。
Ai Bi Ci Si Ci-1
三、实验设备和集成电路
1、数字逻辑实验板一块。
2、3片74LS00，连结导线50根。
四、考核方式
1、逻辑电路图应当整洁、规范。
2、实验前作好充分实验准备。
3、数字逻辑实验课是一项实践性很强的教学课程。
考核的重点是电路连接，调试和测试的实践性环节。
考察学生在实验中的动手能力和事实求是的科学态度。
核心是检查是否能够实际完成一位全加器数字逻辑电路，并电路运行正确作为重要标准。
在电路连接，调试和测试完成后，经老师检查确认满足实验要求，学生签字，递交报告书，方可通过实验一的验收。
五、连接，调试和测试组合逻辑电路参考事项注意如下：
1、实验开始时，检查并确定实验设备上的集成电路是否符合要求。
2、导线在插孔中一定要牢固接触。
集成电路引脚与引脚之间的连线一定要良好接触。
连线在面包板上排列整齐，连线的转弯成直角。
连线不要飞线。
3、在组合逻辑电路连线时，为了防止连线时出错，可以在每连接一根线以后，在组合逻辑电路图中做一个记号，这样可以避免搞错连线，漏掉连线，多余连线等现象发生。