FPGA verilog 数字系统设计考试题

4、假设仿真开始时间为时刻 0，画出以下描述的 S 信号波形图。
initial begin #2 S=1; #5 S=0; #3 S=1; #4 S=0; #2 S=1; #5 S=0; end
波形图:
5、写出仿真如下 top_alu 模块后屏幕上应显示的信息： _________________________________
,clk8);
endmodule
3、
module m33(din,dout); input [2:0]din; output [2:0]dout; reg [2:0]dout; always @(din) case(din) 3’b000: dout=3’b000; 3’b001: dout=3’b001; 3’b010: dout=3’b011; 3’b011: dout=3’b010; 3’b100: dout=3’b110; 3’b101: dout=3’b111; 3’b110: dout=3’b101; 3’b111: dout=3’b100; default:state<=3’bx; endcase
`define plus `define minus `define band `define bor `define unegate
3'd0 3'd1 3'd2 3'd3
3'd4
module alu (out,opcode,a,b); output [7:0] out; input [2:0] opcode; input [7:0] a,b; reg [7:0] out; always @(opcode or a or b) begin case(opcode) `plus: out=a+b; `minus: out=a-b; `band: out=a&b; `bor: out=a|b; `unegate: out=~a; default: out=8'hx; endcase end
module m31(clk,rst,x,z); input clk,rst,x; output z; reg [1:0]state; parameter idle=2’b00,
S0=2’b01, S1=2’b10,
S2=2’b11; always @(posedge clk)
if(rst) state<=idle;
a1(S3,A,S2); and
a2(S4,S1,B); or o(C,S3,S4);
endmodule
module m (A,B,C); input A,B; output C; assign C=A^B;
endmodule
3、
`include “m.v”
`timescale 1ns/1ns
module test_m;
一
二
三
四
五
六
七
八
九
十 十一
得分
总分
评阅人
复核人
一、填空(30 分)
1、$display(“result=%b”,5’b01010 | 5’b11111)
显示：
2、$display(“result=%b”,!(4'b1110 || 4'b1001)) 显示：
3、若 a=4'b1110，b=4'b1001，则$display(“result=%b”,{a,b,a+b}) 显示：
module m2(data,ena,out);
input ena; input [7:0]data; output out; ....... endmodule
2、
module m (A,B,C); input A,B; wire
S1,S2,S3,S4; output C; not n1(S1,A); not n1(S2,B); and
2 5 3 42 5
答案
5、output=126 说明：每小题 6 分，共 30 分。 二、(35 分) 1、
module m1(data,ena,c);
input ena; output [7:0]data; output c;
…… emnoddmuoldeumle(ena,out);
input ena; wire [7:0]data; wire c; output out; m1 m1_inst(data,ena,c ); m2 m2_inst(data,c,out ); endmodule
clk
clk4 clk8 reset
clk
测
分
clk4
试 reset 频 clk8
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山东理工大学《FPFA 技术及应用(A)》试卷纸
（A）卷 2011-2012 学年第 二 学期
班级：
姓名：
学号：
…………………………………装……………………………订…………………………线………….………………………………
input clk,reset;
output clk4,clk8;
reg [2:0]state;
parameter S0=3’b000, S1=3’b001, S2=3’b010, S3=3’b011, S4=3’b100, S5=3’b101, S6=3’b110, S7=3’b111;
always @(posedge clk)
学号：
…………………………………装……………………………订…………………………线………….………………………………
三、 根据要求设计逻辑电路（35 分）
1. 设计检测串行序列的逻辑电路，要求当检测到 110 时输出高电平脉冲。画出状态图，写出 verilog 描述。
x
z
clk
rst
2．设计一能进行 4、8 分频的分频器，写出分频器和测试模块的 Verilog 描述。
二、根据功能模块写出 Verilog 描述（35 分）
1、写出每个及连接在一起的逻辑功能模块 Verilog 描述(忽略逻辑部分)。
m1
m2
ena data[7..0] c
data[7..0] out ena
inst
inst1
2、写出以下逻辑电路的门级结构 Verilog 描述和行为 Verilog 描述。
endcase
assignclk4=(state==S0 or state==S1)?1’b1:1’b0;
assignclk8=(state==S0 or state==S1 or state==S2 or
state==S3)?1’b1:1’b0; `include “m32.v”
答案不en限dm于o上du述le描述，
reg A,B;
wire C;
或
initial
begin
A=0;
B=0;
#10 A=1;
#10 B=1;
#10 A=0;
#10
$stop;
end 答案不限上m述两种，只要实现功能即可。
m_inst(A,B,C)；
endmodule
三、（35 分） 1、
0 /
idle
1
0/
/
S0
0
/
1
1
/
/
S
1
1/
0/
if(reset)
state<=S0;
else
case(state)
S0: state<=S1;
S1: state<=S2;
S2: state<=S3;
S3: state<=S4;
S4: state<=S5;
S5: state<=S6;
S6: state<=S7;
S7: state<=S0;
default:state<=S0;
endmodule
`timescale 1ns/1ns module top_alu;
wire [7:0] out; reg [2:0] op; reg [7:0] d1,d2; initial
begin d1=8’h3e; d2=8’h52; op=3’b011; #10 $display(“ouput=%d”,out); #10 $stop;
A
INPUT
VCC
AND2
NOT
inst2 NOT
inst3
inst AND2
B
INPUT
VCC
inst4
OR2 inst1
OUTPUT
C
3、编写二、2 逻辑电路的测试模块。
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山东理工大学《FPFA 技术及应用(A)》试卷纸
（A）卷 2011-2012 学年第 二 学期
班级：
姓名：
3、设计 3 位二进制码（Binary）到格雷码（Gray）的编码器，写出 Verilog 描述，码表如下：
二进制码 格 雷 码 （Binary） （Gray）
000
000
001
001
010
011
011
010
100
110
101
111
110
101
111
100
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一、填空（30 分） 1、result=11111 2、result=0 3、result=111010010111 4、
else case(state) Idle: if(x)
state<=S0; else
state<=idle; S0: if(x)
state<=S1; else
state<=idle; S1: if(!x)