EDA技术及应用 Verilog HDL版(第三版) 第7章
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eda技术及应用第三版课后答案谭会生
eda技术及应用第三版课后答案谭会生【篇一：《eda技术》课程大纲】>一、课程概述1.课程描述《eda技术》是通信工程专业的一门重要的集中实践课，是通信工程专业学生所必须具备的现代电子设计技术技能知识。
eda是电子技术的发展方向，也是电子技术教学中必不可少的内容。
本课程主要介绍可编程逻辑器件在电子电路设计及实现上的应用，介绍电路原理图和pcb图的设计技术。
开设该课程，就是要让学生了解大规模专用集成电路fpga和cpld的结构，熟悉一种以上的硬件描述语言，掌握一种以上的开发工具的使用等，掌握电路原理图和pcb图的现代设计技术与方法，从而提高学生应用计算机对电子电路和高速智能化系统进行分析与设计的能力。
2.设计思路本课程坚持“以学生为中心”的原则，以项目任务驱动的方式，采取理论知识与案例相结合的方式授课，提高学生的学习主动性。
通过必要的理论知识讲授、大量的实践训练和案例分析，培养学生的动手设计和实践能力，掌握eda开发的整个流程和基本技巧。
课程采用演示讲授和实践相结合，边讲边练的方法，让学生切身体会并掌握eda开发产品的流程和方法。
本课程集中2周时间开设，注重实践性，边讲边练，让学生切身体会并掌握eda开发技术。
3.实践要求（1）纪律和安全要求①不得将食物带入实验室，每次实训后请将使用后的废弃物带走。
违反者每次扣罚平时分2分。
②实训期间不得做与实训无关的其他事情，不得大声喧哗或做其他影响实训正常进行的事宜。
违反者每次扣罚平时分2分。
③实训期间，若学生有事不能正常参加实训，须提前以书面形式请假，并按指导教师的安排补做实训。
未经指导教师许可，学生不得任意调换实训时间和实训地点。
违反者每次扣罚平时分4分。
④学生不得以任何理由替代他人进行实训，违者直接取消实训成绩。
⑤学生除操作自己所分配的计算机外，不得操作实验室内其他任何设备。
违者每次扣罚平时分2分。
（2）业务要求实训所使用的软件protel和quartus ii，所有数据均通过服务器中转以及储存在服务器上，所以重启自己所用的电脑不会造成数据丢失。
天津大学Verilog HDL课件第7章
数值比较器
module MagnitudeComparator (A,B,AgtB,AeqB,AltB); parameter BUS=8; parameter EQ_DELAY=5, LT_DELAY=8,GT_DELAY =8; input [1:BUS] A,B; output AgtB,AeqB,AltB; assign #EQ_DELAY AeqB=A==B; assign #GT_DELAY AgtB=A>B; assign #LT_DELAY AltB=A<B; endmodule
7.5 线网时延
wire #5 Arb;//注意#delay的位置 表示从驱动源数值改变到线网本身随之改变 的时间； assign #2 Arb=Bod & Cap;
线网时延和赋值时延所处的位置：
线网时延和赋值时延的鉴别： wire #4 A=B+C;//赋值时延
7.6 主从D触发器
module MSDFF_DF (D,C,Q,Qbar); input D,C; output Q,Qbar; wire NotC,NotD,NotY,Y,D1,D2,Ybar,Y1,Y2; assign NotD=~D; assign NotC=~C; assign NotY=~Y; assign D1=~(D&C); assign D2=~(C&NotD); assign Y=~(D1&Ybar); assign Ybar=~(Y&D2); assign Y1 =~(Y&NotC); assign Y2 =~(NotY&NotC); assign Q =~(Qbar&Y1); assign Qbar =~(Y2&Q); endmodule
(完整版)VerilogHDL数字设计与综合(第二版)第七章课后习题答案
1．声明一个名为oscillate的寄存器变量并将它初始化为0。
使其每30个时间单位进行一次取反操作。
不要使用always语句。
提示：使用forever循环。
答：代码如下：reg oscillate;initialbeginoscillate<=0;forever #30 oscillate<=~oscillate;end2．设计一个周期为40个时间单位的时钟信号，其占空比为25%。
使用always和initial块进行设计。
将其在仿真0时刻的值初始化为0。
答：代码如下：reg clock;initialclock<=0;alwaysbegin#30 clock<=1;#10 clock<=0;end3．给定下面含有阻塞过程赋值语句的initial块。
每条语句在什么仿真时刻开始执行？a，b，c 和d在仿真过程中的中间值和仿真结束时的值是什么？答：仿真输出结果：4．在第3题中，如果initial块中包括的是非阻塞过程赋值语句，那么各个问题的答案是什么？答：第7章行为级建模79最终d没有输出，因为d<= #20 {a,b,c};语句执行的是先将a，b，c取值存储，在20个时间单位后将存储的值赋给d，因为b，c在初始时刻没有值，所以d值也是不确定的。
5．指出在下面的Verilog代码中各条语句的执行顺序。
其中是否含有不确定的执行顺序？a，b，c和d的最终值是什么？答：先执行a=1’b0,b=1’b1,然后执行#0 c=b,#0 d=a,执行顺序不确定，最终输出结果a=0,b=1,c=1,d=0. 6．在下面的例子中，d的最终值是什么？答：仿真输出波形如下，最终输出结果d=1。
0时刻b|c的值是1，在25个时间刻度后赋给d。
7．使用带有同步清零端的D触发器（清零端高电平有效，在时钟下降沿执行清零操作）设计一个下降沿触发的D触发器，只能使用行为语句。
提示：D触发器的输出q应当声明为寄存器变量。
EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计
10100
1111
15
10101
8421BC 余三码 D码
0000
0011
0001
0100
0010
0101
0011
0110
0100
0111
0101
1000
0110
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0111
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1000
1011
1001
1100
-
-
-
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-
-
-
-
-
4位格雷码
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路
Verilog HDL 7
图7-3 带异步置位端的D触发器
此触发器的建模程序如下： module dff_async_pre (data, clk, preset, q); input data, clk, preset; output q; reg q;
always @(posedge clk or negedge preset) if (~preset) q = 1'b1; //预置信号将 给输出赋一个固定的值 else q = data; //数据输出 endmodule
// in[5]为
// in[6]为 // in[7]为
7.4 解码器
与编码器对应的是解码器，解码器是指能 实现将二进制代码所表示的输入变量翻译 出来的电路，对每一种输入代码组合，仅 有一个输出信号有效。按照应用的不同， 解码器又可分为一般解码器和显示解码器 两种，一般解码器输出以二进制形式体现， 显示解码器是按数字的结构来确定输出段 的高低电平的。
图7-5 带同步复位端的D触发器
此触发器的建模程序如下： module dff_sync_rst (data, clk, reset, q); input data, clk, reset; output q; reg q;
always @ (posedge clk) //注意比较此处 与异步复位的不同 if (~reset) q = 1'b0; //复位 else q = data; //数据输出 endmodule
module encoder (in,out); input [7:0] in; output [2:0] out; reg [2:0] out; always @(in) case(in)
EDA技术及应用—Verilog HDL版(第三版) (1)
第2章 大规模可编程逻辑器件
(4) 封装代码。如Altera公司的EPM7128SLC84中的LC， 表示采用PLCC封装(Plastic Leaded Chip Carrier，塑料方形扁 平封装)。PLD封装除PLCC外，还有BGA(Ball Grid Array， 球形网状阵列)、C/JLCC(Ceramic /J-Leaded Chip Carrier,)、 C/M/P/TQFP(Ceramic/Metal/Plastic/Thin Quard Flat Package)、 PDIP/DIP(Plastic Double In line Package)、PGA(Ceramic Pin Grid Array)等，多以其缩写来描述，但要注意各公司稍有差 别，如PLCC，Altera公司用LC描述，Xilinx公司用PC描述， Lattice公司用J来描述。
第2章 大规模可编程逻辑器件
2.1.1 PLD的发展进程
最早的可编程逻辑器件出现在20世纪70年代初，主要是 可编程只读存储器(PROM)和可编程逻辑阵列(PLA)。20世 纪70年代末出现了可编程阵列逻辑(Programmable Array Logic，简称PAL)器件。20世纪80年代初期，美国Lattice公 司推出了一种新型的PLD器件，称为通用阵列逻辑(Generic Array Logic，简称GAL)，一般认为它是第二代PLD器件。 随着技术进步，生产工艺不断改进，器件规模不断扩大，逻 辑功能不断增强，各种可编程逻辑器件如雨后春笋般涌现， 如PROM、EPROM、EEPROM等。
第2章 大规模可编程逻辑器件
采用ISP技术之后，硬件设计可以变得像软件设计那样灵活 而易于修改，硬件的功能也可以实时地加以更新或按预定的 程序改变配置。这不仅扩展了器件的用途，缩短了系统的设 计和调试周期，而且还省去了对器件单独编程的环节，因而 也省去了器件编程设备，简化了目标系统的现场升级和维护 工作。
EDA技术及应用-VHDL版(第三版)(潭会生)第7章详解
第7章 EDA技术实验
CLK CLR ENA
CNT10
CLK
U0
CLR
ENA
CQ[3..0] CO
DOUT[3..0] S0
CNT10
CLK
U1
CLR
ENA
CQ[3..0] CO
DOUT[7..4] S1
CNT10
CLK CLR ENA
U2 CQ[3..0] CO
DOUT[11..8] S2
CNT10 U3
第7章 EDA技术实验
ห้องสมุดไป่ตู้验证清零功能
验证使能有效
验证计数功能
预计可能结果
图7.2 CNT10仿真输入设置及可能结果估计图
第7章 EDA技术实验
4) 管脚锁定文件 根据图7.1所示的CNT9999电路原理图，本设计实体的 输入有时钟信号CLK、清零信号CLR和计数使能信号ENA， 输出为DOUT[15..0]，据此可选择实验电路结构图NO.0，对 应实验模式0。 根据图7.5所示的实验电路结构图NO.0和图7.1确定引脚 的锁定。选用EPM7128S-PL84芯片，其引脚锁定过程如表 7.1所示，其中CLK接CLOCK2，CLR接键3，ENA接键4， 计数结果DOUT[3..0]、DOUT[7..4]、DOUT[11..8]、 DOUT[15..12]经外部译码器译码后，分别在数码管1、数码 管2、数码管3、数码管4上显示。
第7章 EDA技术实验
3．实验要求 (1) 画出系统的原理框图，说明系统中各主要组成部分 的功能。 (2) 编写各个VHDL源程序。 (3) 根据系统的功能，选好测试用例，画出测试输入信 号波形或编好测试程序。 (4) 根据选用的EDA实验开发装置编好用于硬件验证的 管脚锁定表格或文件。 (5) 记录系统仿真、逻辑综合及硬件验证结果。 (6) 记录实验过程中出现的问题及解决办法。
EDA技术及应用—Verilog HDL版(第三版) (7)
第1章 绪论
由于FPGA/CPLD的集成规模非常大，因此可利用先进的EDA 工具进行电子系统设计和产品开发。由于开发工具的通用性、 设计语言的标准化以及设计过程几乎与所用器件的硬件结构无 关，因而设计开发成功的各类逻辑功能块软件有很好的兼容性 和可移植性。它们几乎可用于任何型号和规模的FPGA/CPLD中， 从而使得产品设计效率大幅度提高，可以在很短时间内完成十 分复杂的系统设计，这正是产品快速进入市场最宝贵的特征。 美国IT公司认为，一个ASIC 80%的功能可用IP核等现成逻辑合 成。而未来大系统的FPGA/CPLD设计仅仅是各类再应用逻辑与 IP核(Core)的拼装，其设计周期将更短。
第1章 绪论
未来的EDA技术将向广度和深度两个方向发展，EDA将会超 越电子设计的范畴进入其他领域，随着基于EDA的SOC(单片系 统)设计技术的发展，软、硬核功能库的建立，以及基于VHDL 的所谓自顶向下设计理念的确立，未来的电子系统的设计与规 划将不再是电子工程师们的专利。有专家认为，21世纪将是 EDA技术快速发展的时期，并且EDA技术将是对21世纪产生重大 影响的十大技术之一。
第1章 绪论
1.2 EDA技术的发展历程
1．20世纪70年代的计算机辅助设计CAD阶段 早期的电子系统硬件设计采用的是分立元件，随着集成电 路的出现和应用，硬件设计进入到发展的初级阶段。初级阶段 的硬件设计大量选用中、小规模标准集成电路。人们将这些器 件焊接在电路板上，做成初级电子系统，对电子系统的调试是 在组装好的PCB(Printed Circuit Board)板上进行的。
第1章 绪论
3．20世纪90年代电子系统设计自动化EDA阶段 为了满足千差万别的系统用户提出的设计要求，最好的办 法是由用户自己设计芯片，让他们把想设计的电路直接设计在 自己的专用芯片上。微电子技术的发展，特别是可编程逻辑器 件的发展，使得微电子厂家可以为用户提供各种规模的可编程 逻辑器件，使设计者通过设计芯片实现电子系统功能。EDA工 具的发展，又为设计师提供了全线EDA工具。
EDA技术及应用第三版教学设计
EDA技术及应用第三版教学设计简介在目前快速发展的电子领域中，EDA（Electronic Design Automation，电子设计自动化）技术早已成为不可或缺的一环。
EDA技术主要包括从原理图设计开始一直到制卡和封装的全过程，是电子设计领域中近年来发展最快的技术之一。
通过本教学设计，旨在使学生掌握EDA基本原理，熟悉其常用工具与软件，了解EDA的应用领域及其趋势，为培养电子设计人才提供帮助。
教学内容第一章 EDA简介1.1 EDA的概述1.2 EDA的发展历程1.3 EDA在电子技术中的作用第二章 EDA基础原理2.1 EDA工具体系结构2.2 EDA中的计算机辅助设计2.3 EDA中的电路仿真与分析第三章 EDA工具与软件3.1 EDA工具介绍3.2 常用EDA软件及其应用第四章 EDA的应用领域4.1 EDA在电子产品设计中的应用4.2 EDA在通信设备中的应用4.3 EDA在汽车电子领域中的应用4.4 EDA在医疗器械中的应用第五章 EDA的未来趋势5.1 EDA的趋势与发展5.2 EDA技术的未来发展方向教学方法本教学设计采用优先使用案例、实验和练习的方式，将概念和理论知识应用于实际问题中。
同时，将以小组案例研究、课堂交流和讨论的方式，促进学生之间和教师之间的交流和互动。
评估方式本课程采用察看作业进展情况、小组案例分析和课堂讨论的方式对学生进行评估。
其中，作业每占总成绩的20%、案例分析与讨论每占30%。
参考文献•Alvin R. Lebeck. (2020), EDA技术及应用第三版, 人民邮电出版社, ISBN：978-7-115-55493-2•Stephen A. Thomas. (2017), EDA技术: 从基础入门到应用, 电子工业出版社, ISBN：978-7-121-32143-2结语EDA技术的发展已经推动了现代电子技术的进步，对于学习EDA的学生来说，了解基础原理和应用领域是至关重要的。
EDA技术与VHDL 第三版 (黄继业 著) 清华大学出版社_khdaw
-- 使能端
k output : OUT STD_LOGIC ) ; -- 输出端
END buf3x ;
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ENTITY mux21 IS
--实体 2： 2 选 1 多路选择器
m 有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。 o 1-2 与软件描述语言相比，VHDL 有什么特点? P6 .c 答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器
代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将 VHDL 程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬
3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的 PLD 器件归类为
CPLD；将基于查找表的可编程逻辑结构的 PLD 器什归类为 FPGA，那么，APEX 系列属于什么类型 PLD 器件? MAX
II 系列又属于什么类型的 PLD 器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于 FPGA 类型 PLD 器件；编程信息存于 SRAM 中。MAX II
1-4 在 EDA 技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在 EDA 技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5 IP 在 EDA 技术的应用和发展中的意义是什么? P11~12 答：IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
Verilog HDL数字设计教程(贺敬凯)第7章
图7-2 跑马灯模块端口框图
第7章 Verilog HDL可综合设计举例
4. 代码分析 【例7-1】 设计源码。 module paomadeng(rst,clk,sel,led); input rst,clk; input[1:0] sel; output[7:0] led; reg[7:0] led;
第7章 Verilog HDL可综合设计举例
end end default: ; endcase
end
endmodule
第7章 Verilog HDL可综合设计举例
程序说明：
(1) case语句用于选择三种模式。当case表达式中的sel为
2'b00时选择模式1，为2'b01时选择模式2，为2'b11时选择模式3。
第7章 Verilog HDL可综合设计举例
if(cnt8>=7) cnt8<=0; else cnt8<=cnt8+1; SM_in <= 2*cnt8+1; //生成待显示数据为1, 3, 5, ... SM_B=1<<cnt8; //生成位选信号
end
endmodule 例7-4是扫描显示的顶层模块。其中：clk是扫描时钟； SM_7S为7段控制信号，由高位至低位分别接g、f、e、d、c、b、 a 7个段；SM_B是位选控制信号，接图7-6中的8个选通信号K1、 K2、…、K8。
第7章 Verilog HDL可综合设计举例
2'b11: begin
if(!dir) begin
if(cnt3==0) begin led_r=8'b00000001;led_r1=8'b10000000;end else begin led_r=(led_r<<1)| led_r; led_r1=(led_r1>>1)| led_r1; end led<=led_r | led_r1; if(cnt3==3) begin dir<=~dir; end cnt3<=cnt3+1; end else
数字系统设计与verilog HDL 第7章PPT课件
1) 顺序块
由关键词begin开始，end结束 顺序块中的语句是一条一条执行，只有前面的语句执行完后， 后面的语句才能执行（内嵌套延迟和非阻塞赋值除外）。
如果语句中包含有延迟或事件控制，那么延迟总是相对于上 一条语句完成的时间的。
[例] begin
b=a; c=b;
end
[例] begin
b=a; #10 c=b;
//当信号a或信号b的值发生改变
@(posedge clock)
//当clock 的上升沿到来时
@(negedge clock)
//当clock 的下降沿到来时
@(posedge clk or negedge reset)
//当clk的上升沿到来或reset信号的下降沿到来
敏感信号列表举例（4选1数据选择器）
可综合性
√ √
√ √ √ √ √
√ √ √
7.1 过程语句
initial always 在一个模块（module）中，使用initial和always语句的 次数是不受限制的。initial语句常用于仿真中的初始化 ，initial过程块中的语句仅执行一次；always块内的语句 则是不断重复执行的。
第7章 Verilog行为语句
主要内容
◆ 过程语句（initial、always） ◆ 块语句（begin-end、fork-join） ◆ 赋值语句（assign、=、<=） ◆ 条件语句（if-else、case、casez、casex） ◆ 循环语句（for、forever、repeat、while） ◆ 编 译 指 示 语 句 （ ` define、`include、`ifdef、 `else、`endif） ◆ 任务（task）与 函数（function） ◆ 顺序执行与并发执行
由关键词begin开始，end结束 顺序块中的语句是一条一条执行，只有前面的语句执行完后， 后面的语句才能执行（内嵌套延迟和非阻塞赋值除外）。
如果语句中包含有延迟或事件控制，那么延迟总是相对于上 一条语句完成的时间的。
[例] begin
b=a; c=b;
end
[例] begin
b=a; #10 c=b;
//当信号a或信号b的值发生改变
@(posedge clock)
//当clock 的上升沿到来时
@(negedge clock)
//当clock 的下降沿到来时
@(posedge clk or negedge reset)
//当clk的上升沿到来或reset信号的下降沿到来
敏感信号列表举例（4选1数据选择器）
可综合性
√ √
√ √ √ √ √
√ √ √
7.1 过程语句
initial always 在一个模块（module）中，使用initial和always语句的 次数是不受限制的。initial语句常用于仿真中的初始化 ，initial过程块中的语句仅执行一次；always块内的语句 则是不断重复执行的。
第7章 Verilog行为语句
主要内容
◆ 过程语句（initial、always） ◆ 块语句（begin-end、fork-join） ◆ 赋值语句（assign、=、<=） ◆ 条件语句（if-else、case、casez、casex） ◆ 循环语句（for、forever、repeat、while） ◆ 编 译 指 示 语 句 （ ` define、`include、`ifdef、 `else、`endif） ◆ 任务（task）与 函数（function） ◆ 顺序执行与并发执行
EDA技术与应用(陈新华)Verilog_HDL_huawei
Four_bit_FA
FA FCin
A Sum B FA_struct Count Cin
FSum
FA_struct
FA_struct
A
FB
Sum B FA_struct Count Cin
FCount
Four_bit_FA
图5 两位全加器的结构示意图 代码： module Four_bit_FA (FA, FB, FCin, FSum, FCout ) ; parameter SIZE = 2; input [SIZE:1] FA;
2004-08-16 版权所有，侵权必究 第10页，共41页
Verilog HDL 入门教程
绝密 请输入文档编号
逻辑功能描述部分如： assign d_out = d_en ? din :'bz; mytri u_mytri(din,d_en,d_out); 功能描述用来产生各种逻辑（主要是组合逻辑和时序逻辑，可用多种方法进行描述，具体的 用法下面章节有介绍），还可用来实例化一个器件，该器件可以是厂家的器件库也可以是我们自 己用HDL设计的模块（相当于在原理图输入时调用一个库元件）。在逻辑功能描述中，主要用到 assign 和always 两个语句。 3、对每个模块都要进行端口定义，并说明输入、输出口，然后对模块的功能进行逻辑描述， 当然，对测试模块，可以没有输入输出口。 4、Verilog HDL 的书写格式自由，一行可以写几个语句，也可以一个语句分几行写。具体由 代码书写规范约束。 5、除endmodule 语句外，每个语句后面需有分号表示该语句结束。
2004-08-16 版权所有，侵权必究 第9页，共41页
//模块定义
Verilog HDL 入门教程
Verilog-HDL数字集成电路设计原理与应用-作者-蔡觉平-第7章
仿真的结果取决于设计描述是否准确反映了设计的物 理实现。仿真器不是一个静态工具，需要Stimulus(激励)和 Response(输出)。Stimulus由模拟设计工作环境的Testbench 产生，Response为仿真的输出，由设计者确定输出的有效 性。
目前，仿真工具比较多，其中Cadence公司的NCVerilog HDL、Synopsys公司的VCS和Mentor公司的 ModelSim都是业界广泛使用的仿真工具。
7.1 数字集成电路设计流程简介
在EDA技术高度发达的今天，没有一个设计工程师队 伍能够用人工方法有效、全面、正确地设计和管理含有几 3 百万个门的现代集成电路。利用EDA工具，工程师可以从 概念、算法、协议等开始设计电子系统，
大量工作可以通过计算机完成，并可以将电子产品从系统 规划、电路设计、性能分析到封装、版图的整个过程在计 算机上自动完成。这样做有利于缩短设计周期、提高设计 正确性、降低设计成本、保证产品性能，尤其是可增加一 次投片的成功率，因此这种方法在大规模集成电路设计中 已经普遍被采用。
20
7.1.8 物理验证
物理验证通常包括设计规则检测(DRC)、版图与原理 图对照(LVS)和信号完整性分析
(SI)等。其中DRC用来检查版图设计是否满足工艺线 能够加工的最小线宽、最小图形间距、金属宽度、栅和有 源区交叠的最小长度等。如果版图设计违反设计规则，那 么极有可能导致芯片在加工的过程中成为废品。LVS则用 来保证版图设计与其电路设计的匹配，保证它们的一致性。 21 如果不一致，就需要修改版图设计。SI用来分析和调整芯 片设计的一致性，避免串扰噪声、串扰延迟以及电迁移等 问题。
目前主要的物理验证工具有Mentor公司的Calibre、 Cadence公司的Dracula和Diva以及Synopsys公司的Hercules。 此外，各大厂商也推出了针对信号完整性分析的工具。
EDA技术及应用 Verilog HDL版(第三版) 第6章
6.1 8位加法器的设计
1．系统设计思路 加法器是数字系统中的基本逻辑器件，减法器和硬件乘 法器都可由加法器来构成。多位加法器的构成有两种方式： 并行进位和串行进位。 并行进位方式设有进位产生逻辑，运算速度较快；串行 进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。 随着位数的增加，相同位数的并行加法器与串行加法器的资 源占用差距也越来越大。因此，在工程中使用加法器时，要 在速度和容量之间寻找平衡点。
//4位二进制并行加法器adder4b.v module adder4b(a4, b4, c4, s4, co4); input [3:0] a4, b4; input c4; output [3:0] s4; output co4; assign {co4, s4} = a4 + b4 + c4; endmodule
2) 8位二进制加法器的源程序adder8b.v
//8位二进制并行加法器adder8b.v module adder8b(a8, b8, c8, s8, co8); input [7:0] a8, b8; input c8; output [7:0] s8; output co8; wire sc; adder4b u1(.a4(a8[3:0]), .b4(b8[3:0]), .c4(c8), .s4(s8[3:0]), .co4(sc)); adder4b u2(.a4(a8[7:4]), .b4(b8[7:4]), .c4(sc), .s4(s8[7:4]), .co4(co8)); endmodule
图6.2 adder4b的时序仿真结果
图6.3 adder8b的时序仿真结果
4．逻辑综合分析 图6.4是使用Quartus Ⅱ 8.0进行逻辑综合后adder8b的 RTL视图，图6.5是对adder8b的RTL视图中的adder4b进行展 开后的视图。图6.6是使用Quartus Ⅱ 8.0对adder8b进行逻辑 综合后的资源使用情况。
VerilogHDL第七讲 Top-Down设计方法PPT课件
if(count==0) begin
count<=count+1;
load<=0;
clr<=1; end
2020/10/13
else if(count==1000)
begin
count<=10'd0; <=1;
else
load
clr<=0; end
begin
count<=count+1;
load<=0;
整个项目，使得几十万门甚至几百万门规模的复 杂数字电路的设计成为可能。并可减少设计人员， 避免不必要的重复设计，提高了设计的一次成功 率。
2020/10/13
4
自上而下的设计方法有以下缺点：
1): 因采用的综合工具不一样，得到的最小单元不标准。 2): 制造成本高。
2020/10/13
5
频率计设计示例
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7
（1）1KHz时钟发生器
module counter1K( clk1k, mclk);
output clk1k;
input mclk;
reg [8:0] count;
reg out;
always @( posedge mclk)
begin
if( count 〉9‘o499)
begin
clk1k<=!clk1k;
count<=4'd0;
end
else
count<=count+1;
end
2020/10/1e3ndmodule
8
(2) 闸门电路
module GateGen(load,clr,clk1k);
count<=count+1;
load<=0;
clr<=1; end
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else if(count==1000)
begin
count<=10'd0; <=1;
else
load
clr<=0; end
begin
count<=count+1;
load<=0;
整个项目，使得几十万门甚至几百万门规模的复 杂数字电路的设计成为可能。并可减少设计人员， 避免不必要的重复设计，提高了设计的一次成功 率。
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4
自上而下的设计方法有以下缺点：
1): 因采用的综合工具不一样，得到的最小单元不标准。 2): 制造成本高。
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5
频率计设计示例
2020/10/13
7
（1）1KHz时钟发生器
module counter1K( clk1k, mclk);
output clk1k;
input mclk;
reg [8:0] count;
reg out;
always @( posedge mclk)
begin
if( count 〉9‘o499)
begin
clk1k<=!clk1k;
count<=4'd0;
end
else
count<=count+1;
end
2020/10/1e3ndmodule
8
(2) 闸门电路
module GateGen(load,clr,clk1k);
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4. 参考资料 第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.4 节。
7.4 实验四：数字频率计的设计
1．实验目的 (1) 熟悉Quartus Ⅱ/ISE Design Suite/ispLEVER软件的基 本使用方法。 (2) 熟悉GW48-CK或其他EDA实验开发系统的基本使用 方法。 (3) 学习和掌握Verilog HDL过程区块语句、if条件语句、 连续赋值语句和元件实例化语句等的综合使用。 (4) 学习计数器、寄存器等Verilog HDL基本逻辑电路的 综合设计应用。
2．实验内容 设计一个可调信号发生器，可产生正弦波、方波、三角 波和锯齿波四种信号，能够实现信号的转换，并具有频率可 调的功能。 用GW48-CK或其他EDA实验开发系统(事先应选定拟采 用的实验芯片的型号)进行硬件验证。
3．实验要求 (1) 画出系统的原理框图，说明系统中各主要组成部分 的功能。 (2) 编写各个Verilog HDL源程序。 (3) 根据系统的功能，选好测试用例，画出测试输入信 号波形或编好测试程序。 (4) 根据选用的EDA实验开发装置编好用于硬件验证的 管脚锁定表格或文件。 (5) 记录系统仿真、逻辑综合及硬件验证结果。 (6) 记录实验过程中出现的问题及解决办法。
7.1 实验一：计数器电路的设计
1．实验目的 (1) 学习Quartus Ⅱ/ISE Design Suite/ispLEVER软件的基 本使用方法。 (2) 学习GW48-CK或其他EDA实验开发系统的基本使用 方法。 (3) 熟悉Verilog HDL程序的基本结构和元件实例化语句 的使用。
2．实验内容 设计并调试好一个计数范围为0～9999的4位十进制计数 器电路cnt9999，并用GW48-CK或其他EDA实验开发系统(可 选用的芯片为ispLSI 1032E-PLCC84，或EPM7128S-PL84， 或XCS05/XCS10-PLCC84芯片)进行硬件验证。
3．实验要求 (1) 画出系统的原理框图，说明系统中各主要组成部分 的功能。 (2) 编写各个Verilog HDL源程序。 (3) 根据系统的功能，选好测试用例，画出测试输入信 号波形或编好测试程序。 (4) 根据选用的EDA实验开发装置编好用于硬件验证的 管脚锁定表格或文件。 (5) 记录系统仿真、逻辑综合及硬件验证结果。 (6) 记录实验过程中出现的问题及解决办法。
3．实验要求 (1) 画出系统的原理框图，说明系统中各主要组成部分 的功能。 (2) 编写各个Verilog HDL源程序。 (3) 根据系统的功能，选好测试用例，画出测试输入信 号波形或编好测试程序。 (4) 根据选用的EDA实验开发装置编好用于硬件验证的 管脚锁定表格或文件。 (5) 记录系统仿真、逻辑综合及硬件验证结果。 (6) 记录实验过程中出现的问题及解决办法。
2. 实验内容 设计并调试好8位十进制数字频率计，用GW48-CK或其 他EDA实验开发系统(事先应选定拟采用的实验芯片的型号) 进行硬件验证。
3．实验要求 (1) 画出系统的原理框图，说明系统中各主要组成部分 的功能。 (2) 编写各个Verilog HDL源程序。 (3) 根据系统的功能，选好测试用例，画出测试输入信 号波形或编好测试程序。 (4) 根据选用的EDA实验开发装置编好用于硬件验证的 管脚锁定表格或文件。 (5) 记录系统仿真、逻辑综合及硬件验证结果。 (6) 记录实验过程中出现的问题及解决办法。
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4．参考资料 第4.2节、第4.3节、第4.4节、第4.5节、第5.1节和第5.2 节。
7.2 实验二：算术运算电路的设计
1．实验目的 (1) 进一步熟悉和掌握Quartus Ⅱ/ISE Design Suite/ispLEVER软件的使用。 (2) 进一步熟悉和掌握GW48-CK或其他EDA实验开发系 统的使用。 (3) 学习和掌握Verilog HDL过程区块语句、if条件语句、 case选择语句、for循环语句和元件实例化语句等的综合使用。
2．实验内容 进行加法器、乘法器与除法器等算术运算电路的设计与 调试：① 设计并调试好一个由两个4位二进制并行加法器级 联而成的8位二进制并行加法器；② 设计并调试一个8位的 移位乘法器/定点乘法器/布斯乘法器；③ 设计并调试一个8 位的移位除法器/重存除法器/非重存除法器。并用GW48-CK 或其他EDA实验开发系统(事先应选定拟采用的实验芯片的 型号)进行硬件验证。
第7章 EDA技术实验
7.1 实验一：计数器电路的设计 7.2 实验二：算术运算电路的设计 7.3 实验三：可调信号发生器的设计 7.4 实验四：数字频率计的设计 7.5 实验五：数字秒表的设计 7.6 实验六：交通灯信号控制器的设计 7.7 实验七：FIR滤波器的设计 7.8 实验八：CORDIC算法的应用设计 7.9 实验报告范例
4．参考资料 第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第6.6 节。
7.5 实验五：数字秒表的设计
1. 实验目的 (1) 熟悉Quartus Ⅱ/ISE Design Suite/ispLEVER软件的基 本使用方法。 (2) 熟悉GW48-CK或其他EDA实验开发系统的基本使用 方法。 (3) 学习和掌握Verilog HDL过程区块语句、if条件语句 和元件实例化语句等的综合使用。 (4) 熟悉计数器、分频器等Verilog HDL基本逻辑电路的 综合设计应用，掌握程序仿真时根据实际情况进行有关参数 调整的方法。
4．参考资料 第4.3节、第4.4节、第4.5节、第5.1节、第5.2节和第 6.1～6.3节。
7.3 实验三：可调信号发生器的设计
1．实验目的 (1) 熟悉Quartus Ⅱ/ISE Design Suite/ispLEVER软件的基本 使用方法。 (2) 熟悉GW48-CK或其他EDA实验开发系统的基本使用 方法。 (3) 学习和掌握Verilog HDL过程区块语句、case选择语句、 if条件语句和元件实例化语句等的综合使用。 (4) 学习LPM兆功能只读存储块ROM的使用及存储器模 块的初始化方法。 (5) 学习使用Quartus Ⅱ 8.0中的SignalTap Ⅱ嵌入式逻辑分 析仪的使用。