《EDA技术与Verilog HDL》 第5章
EDA技术实用教程Verilog HDL第五版潘松课后习题答案
《EDA技术实用教程(第五版)》习题1习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~4EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA实现ASIC设计的现场可编程器件。
1-2与软件描述语言相比，VHDL有什么特点?P4~6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P6什么是综合?答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
EDA技术实用教程—VerilogHDL版(第四版) 教学课件 潘松 黄继业 潘明 第5章 Verilog设计深入
5.1 过程中的两类赋值语句
5.1.2 非阻塞式赋值
5.1 过程中的两类赋值语句
5.1.3 深入认识阻塞赋值和非阻塞式赋值的特点
5.1 过程中的两类赋值语句
5.1.3 深入认识阻塞赋值和非阻塞式赋值的特点
5.1 过程中的两类赋值语句
5.1.3 深入认识阻塞赋值和非阻塞式赋值的特点
5.1 过程中的两类赋值语句
5.7.1 同步加载模型设计
5.7 模可控计数器设计
5.7.1 同步加载模型设计
5.7 模可控计数器设计
5.7.2 异步加载模型设计
5.7 模可控计数器设计
5.7.2 异步加载模型设计
5.7 模可控计数器设计
5.7.3 异步清0加载模型设计
5.7 模可控计数器设计
5.7.3 异步清0加载模型设计
5.4 乘法器设计及相关语句应用
5.4.2 整数型寄存器类型定义
5.4 乘法器设计及相关语句应用
5.4.3 for语句用法
5.4 乘法器设计及相关语句应用
5.4.3 for语句用法
5.4 乘法器设计及相关语句应用
5.4.4 repeat语句用法
5.4 乘法器设计及相关语句应用
5.4.5 while语句用法ຫໍສະໝຸດ 5.6 三态与双向端口设计
5.6.2 双向端口设计
5.6 三态与双向端口设计
5.6.2 双向端口设计
5.6.3 三态总线控制电路设计
5.6 三态与双向端口设计
5.6 三态与双向端口设计
5.6.3 三态总线控制电路设计
5.6 三态与双向端口设计
5.6.3 三态总线控制电路设计
5.7 模可控计数器设计
5.7 模可控计数器设计
EDA技术实用教程-VerilogHDL版第四版课程设计
EDA技术实用教程-VerilogHDL版第四版课程设计一、背景介绍EDA技术（Electronic Design Automation）是指电子设计自动化技术，它是电子设计工程师在工作中必不可少的技术。
EDA技术让电子设计工程师能够更快、更准确和更高效地创建电子原型和系统级设计。
EDA技术的应用包括了芯片设计、数字信号处理、嵌入式系统和PCB设计等。
在EDA技术的发展历程中，Verilog HDL成为了实际应用中最为普及、最为有效的HDL语言。
二、课程设计目标本次课程设计的目标是通过实际案例，帮助学生掌握Verilog HDL设计方法、EDA设计流程以及EDA工具的应用，最终形成独立设计能力和技术素养。
同时，通过课程设计，提高学生综合能力，包括解决问题的能力、分析问题的能力等。
三、课程设计内容和步骤1.课程设计第一阶段：确定设计目标及功能需求在这一阶段，学生需要做的是梳理出设计要求及功能需求，包括指定设计的模块、所完成的功能、输入输出的端口要求，以及需要达到的功能性能等。
2.课程设计第二阶段：Verilog HDL设计在这一阶段，学生需要学习Verilog HDL语言，包括基础语法、模块框架、变量、运算符、组合逻辑和时序逻辑、宏定义以及模块连接等。
学生需要根据课程设计要求，选择合适的Verilog HDL代码实现方式，进行模块组件的设计。
3.课程设计第三阶段：仿真验证在这一阶段，学生需要学习EDA工具，包括ModelSim等较为流行的仿真工具的使用，运用所学工具对设计的模块组件进行仿真和测试，以验证和调试设计的正确性。
4.课程设计第四阶段：芯片布局设计、综合与验证在这一阶段，学生需要学习EDA工具，如Synopsys等较为流行的工具的应用，进行芯片综合、硬件描述语言优化、延时优化以及布局等操作，以完成设计的验证。
四、设计案例以下为一个简单的数字电路设计案例，学生可以根据这个案例进行课程设计实践。
EDA技术与Verilog_HDL
1.7 EDA技术的优势
（1）大大降低设计成本，缩短设计周期。 （2）有各类库的支持。 （3）极大地简化了设计文档的管理。 （4）日益强大的逻辑设计仿真测试技术。 （5）设计者拥有完全的自主权，再无受制于人之虞。 （6）软件平台支持任何标准化的设计语言；良好的可移植与可测试性， 为系统开发提供了可靠的保证。 （7）能将所有设计环节纳入统一的自顶向下的设计方案中。 （8）在系统板设计结束后仍可利用计算机对硬件系统进行完整的测试。
Altera 的 SignalTap II Xilinx 的 ChipScope
3.6 FPGA/CPLD产品概述
3.6.1 Lattice公司的CPLD器件系列 1. ispLSI系列器件 2. MACHXO系列 3. MACH4000系列 4. LatticeSC FPGA系列 5. LatticeECP3 FPGA系列
第3章 FPGA/CPLD结构与应用
3.1 概 述
3.1 概 述
3.1.1 可编程逻辑器件的发展历程
（1）20世纪70年代，熔丝编程的PROM和PLA器件是最早的可编程逻辑 器件。 （2）20世纪70年代末，对PLA进行了改进，AMD公司推出PAL器件。 （3）20世纪80年代初，Lattice发明电可擦写的，比PAL使用更灵活的 GAL器件。 （4）20世纪80年代中期，Xilinx公司提出现场可编程概念，生产出了世 界上第一片FPGA器件。同期，A1tera公司推出EPLD器件，较GAL器件 有更高的集成度，可以用紫外线或电擦除。 （5）20世纪80年代末，Lattice公司又提出在系统可编程技术，并且推出 了一系列具备在系统可编程能力的CPLD器件，将可编程逻辑器件的性能 和应用技术推向了一个全新的高度。 （6）进入20世纪90年代后，可编程逻辑集成电路技术进入飞速发展时期。 器件的可用逻辑门数超过了百万门，并出现了内嵌复杂功能模块（如加法 器、乘法器、RAM、CPU核、DSP核、PLL等）的SOPC。
Verilog HDL数字设计与综合(第二版) 第五章课后习题答案
1．利用双输入端的nand门，用Verilog编写自己的双输入端的与门、或门和非门，把它们分别命名为my_or，my_and和my_not，并通过激励模块验证这些门的功能。
答：`timescale 1ns/1ns/**************************** ********** my_and *********** ****************************/ module my_and(in1,in2,out); input in1,in2;output out;wire out1;nand a1(out,out1,out1);nand a2(out1,in1,in2); endmodule/**************************** ********** my_or ************ ****************************/ module my_or(in1,in2,out);input in1,in2;output out;wire out1,out2;nand o1(out,out1,out2);nand o2(out1,in1,in1);nand o3(out2,in2,in2); endmodule/**************************** ********** my_not *********** ****************************/ module my_not(in,out);input in;output out;nand n1(out,in,in);endmodule/**************************** ********** test ***************************************/module test;reg a,b;wire and_c,or_c,not_c;initialbegina<=0;b<=0;#10 a<=0;b<=1;#10 a<=1;b<=0;#10 a<=1;b<=1;#10 $stop;endmy_and myand1(a,b,and_c);my_or myor1(a,b,or_c);my_not mynot1(a,not_c); endmodule2．使用上题中完成的my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z第5章门级建模41= x’y + x y’，其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真。
EDA 第5章verilogHDL语法规范2
为了对存储器的某个字赋值，需要为该字指定数组索引。 该索引可以是一个表达式。该表达式中含有其他的变量 或网络数据，通过对该表达式的运算，得到一个结果值， 从而定位存储器中的某个字。
Verilog HDL数据类型
其中：
net_kind 是上述网络类型的一种。 msb和lsb 用于定义网络范围的常量表达式。其范围定义是可选的。 如果没有定义范围，默认的网络类型为1位。
Verilog HDL数据类型
--网络类型
wire和tri网络类型
用于连接单元的连线是最常见的网络类型。连线（wire） 网络与 三态（tri）网络语法和语义一致。
// 16位三态总线网络类型
wire [0: 31] w1, w2; bit0
// 两个32位网络类型，MSB为
Verilog HDL数据类型
--网络和变量
变量是对数据存储元件的抽象。
从当前赋值到下一次赋值之前，变量应当保持当前的值不 变。
注：
对于reg，time和integer这些变量类型数据，它们的初始值应当是x。 对于real和realtime变量类型数据，默认的初始值是0.0。 在变量数据类型中，只有reg和integer变量型数据类型是可综合的，其
Verilog HDL数据类型
--整数、实数、时间和实时时间
实数型变量声明 real
在机器码表示法中，实数型数据是浮点型数值。该变量 类型可用于对延迟时间的计算。
实数型变量是不可综合的。对于实数来说： 不是所有的Verilog HDL操作符都能用于实数值。 实数变量不使用范围声明。 实数变量默认的初始值为0。
EDA复习要点
第1章 EDA技术概述1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。
2. EDA的设计输入有：图形输入方式：原理图输入，状态图输入；HDL文本输入：VHDL，Verilog3. 常用缩写FPGA(Field Programable Gate Araay)CPLD(Complex Programmable Logic Device)ASIC(Application Specific Interated Circuit)SOC(System on a Chip)SOPC(System-on-a-Programmable-Chip)HDL(Hardware Description Language)IP(Intellectual Property)CAD(Computer Aided Design)CAM(Computer Aided Manufacturing)CAT(Computer Aided Test)CAE(Computer Aided Engineering)CAA(Computer Aided Analysis)4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。
5．适配：适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
教学课件：《EDA技术及应用—Verilog HDL版》(第三版)谭会生
个模块，且其操作简单，对硬件
环境要求低，运行平台是PC机和 Windows或Windows NT操作系统。 如Xilinx、Altera、Lattice、Actel、 AMD等器件公司都有自己的EDA
模块不仅能接受图形描述输入、 硬件描述语言(HDL)描述输入，还 能接受图文混合描述输入。该子 模块一般包含针对不同描述方式 的编辑器，如图形编辑器、文本 编辑器等，同时包含对应的分析
器。 (2) 设计数据库子模块：该模 块存放系统提供的库单元以及用 户的设计描述和中间设计结果。
的情况是从高层次到低层次的综 合仿真全部由EDA工具自动实现。
专指狭义的EDA技术。
辅助设计PCB-CAD技术(如PROTEL、 ORCAD等)。在广义的EDA技术中， CAA技术和PCB-CAD技术不具备逻
辑综合和逻辑适配的功能，因此 它并不能称为真正意义上的EDA 技术。故作者认为将广义的EDA
技术称为现代电子设计技术更为 合适。
设计过程中可用有关软件进行各 种仿真；④ 系统可现场编程，在 线升级；⑤ 整个系统可集成在一
目标器件不一样；② 性能各有优
劣。
VHDL/Verilog源程序的综合。 Quartus Ⅱ可以直接调用这些第 三方工具。同样，Quartus Ⅱ具
备仿真功能，但也支持第三方的 仿真工具，如Modelsim。此外， Quartus Ⅱ为Altera DSP开发包进
行系统模型设计提供了集成综合 环境，它与MATLAB和DSP Builder 结合可以进行基于FPGA的DSP系 统开发，是DSP硬件系统实现的 关键EDA工具。Quartus Ⅱ还可与
EDA技术与VHDL(第二版)清华大学出版社--第五章部分习题答案
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY12 ISPORT ( CLK ,DA TAIN,RESET : IN STD_LOGIC;Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY12;ARCHITECTURE behav OF MEALY12 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;BEGINCOMREG : PROCESS(CLK,RESET) BEGIN--决定转换状态的进程IF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX ISWHEN st0 => IF DA TAIN = '1' THEN STX <= st1;Q <= "10000" ;else Q<="01010" ;END IF;WHEN st1 => IF DA TAIN = '0' THEN STX <= st2;Q <= "10111" ;else Q<="10100" ; END IF;WHEN st2 => IF DA TAIN = '1' THEN STX <= st3; Q <= "10101" ;else Q<="10011" ;END IF;WHEN st3=> IF DA TAIN = '0' THEN STX <= st4; Q <= "11011" ;else Q<="01001" ;END IF;WHEN st4=> IF DA TAIN = '1' THEN STX <= st0; Q <= "11101" ;else Q<="01101" ;END IF;WHEN OTHERS => STX <= st0; Q<="00000" ;END CASE ;END IF;END PROCESS COMREG ;END behav;（例5-5，双进程时序图）（单进程时序图）要求一：表达的是moore型状态机，特点是输出仅为当前状态的函数。
配套课件 EDA技术与VHDL程序设计基础教程
它支持原理图、VHDL和Verilog 语言文本输入方式和波形或EDIF 格式的文件作为输入，且支持这 些文件的混合设计。
Quartus II的GUI界面
EDA技术与VHDL程序开发基础教程
五、EDA集成开发工具
ISE+ModelSim
ispLEVER
EDA技术与VHDL程序开发基础教程
。（b）中三条竖线A、B、C也为输入线，输入到或门的横线为和线。和线与
输入线的交叉点为编程点。
当输入线与和线相连通时，
在编程点处以“×”表示。
Y=AB
可以看出，图中电路表示
Y=A+B+C
的逻辑表达式分别为Y=AB
和Y=A+B+C。
ABC
ABC
(a)
(b)
EDA技术与VHDL程序开发基础教程
三、 CPLD的基本结构和工作原理
EDA技术与VHDL程序开发基础教程
第1章 EDA概述
重点内容：
EDA技术发展和应用 EDA工程设计流程 EDA集成开发工具
EDA技术与VHDL程序开发基础教程
一、EDA工程简介
EDA（Electronic Design Automation）工程是现代电子信息工程领 域中一门发展迅速的新技术。
流程
需求分析
算法设计 （Algorithm Optimization）
构架设计 （Architecture Exploration)
RTL 设计 （RTL Design）
RTL 验证 （RTL Verification)
综合 （Synthesis)
门级验证 （Gate-level Verification)
EDA技术与VerilogHDL第3版第5章Verilog运算符与结构描述语句课件
5.6 编译指示语句
5.6.3 条件编译命令语句' ifdef、'else、'endif
5.7 编译指示语句
5.6.3 条件编译命令语句'ifdef、'else、'endif
5.7 keep属性应用
5.7 keep属性应用
图5-8 加入仿真测试信号net3
5.7 keep属性应用
图5-9 例5-17的仿真波形
5.8 SignalProbe使用方法
1. 按常规流程完成设计仿真和硬件测试 2. 设置SignalProbe Pins
图5-10 在SignalProbe对话框设置探测信号net3
5.8 SignalProbe使用方法
3. 编译SignalProbe Pins测试信息并下载测试
图5-11 SignalProbe Pins对话框设置情况
习题
习题
实验与设计
实验5-1 高速硬件除法器设计实验
实验与设计
实验5-2 不同类型的移位寄存器设计实验 实验5-3 基于Verilog代码的频率计设计
实验与设计
实验5-3 基于Verilog代码的频率计设计
实验与设计
实验5-3 基于Verilog代码的频率计设计
实验与设计
实验5-4 8位加法器设计实验 实验5-5 VGA彩条信号显示控制电路设计
实验与设计
实验5-5 VGA彩条信号显示控制电路设计
实验与设计
实验5-5 VGA彩条信号显示控制电路设计
实验与设计
实验5-5 VGA彩条信号显示控制电路设计
【例5-20】
实验与设计
接下页
实验与设计
EDA 第5章verilogHDL语法规范
Verilog HDL程序结构 --端口定义
3．输入输出端口（双向端口）的定义格式 inout <inout_port_name>,...<other_inouts>...; 其中：
inout为关键字，用于声明后面的端口为输入输出类型 的端口。
other_inouts为输入/输出端口的名字。
other_inouts为逗号分割的其它输入/输出端口的名字。
模块的内部具体逻辑行为描述相对于外部其它模块来说是
不可见的。 改变一个模块内部逻辑行为的描述方式，并不会影响该模 块与其它模块的连接关系。
Verilog HDL描述方式
Verilog HDL提供了下面四种方式描述具体的逻辑行为：
行为级描述方式 数据流描述方式 结构级描述方式 开关级描述方式
Verilog HDL程序结构 --端口定义
端口是模块与外部其它模块进行信号传递的通道 （信号线），模块端口分为输入、输出或双向端口。
1．输入端口的定义格式
input <input_port_name>, ...<other_inputs>...;
其中：
input为关键字，用于声明后面的端口为输入端口。 input_port_name为输入端口名字。 other_inputs为用逗号分割的其它输入端口的名字。
initial语句
在这两种语句中，只有寄存器类型
寄存器型数据保持原有值不变。所
该语句只执行一次。
always语句
的数据能够被赋值。在被赋新值前，
有的initial语句和always语句在零
时刻并行执行。
该语句循环执行若干次。
Verilog HDL描述方式 --行为级描述
EDA 第5章verilogHDL语法规范4
// 由寄存器r内值的变化控制
// 由时钟上升沿控制
forever @(negedge clock) rega = regb; //由时钟下降沿控制
Verilog HDL行为描述语句 --过程时序控制
命名事件
除了网络和变量外，可以声明一种新的数据类型-事件。一个用于声
例如：assign和 deassign过程语句允许对一个带异步
清除/臵位端的D触发器进行建模。
Verilog HDL行为描述语句 --过程连续分配
assign和deassignVerilog HDL描述例。
module dff (q, d, clear, preset, clock); output q; input d, clear, preset, clock; reg q; always @(clear or preset) if (!clear) else assign q = 0; deassign q; else if (!preset) always @(posedge clock) assign q = 1; q = d; endmodule
Verilog HDL行为描述语句 --循环语句
while循环Verilog HDL描述的例子
begin : count1s reg [7:0] tempreg; count = 0; tempreg = rega; while (tempreg) begin if (tempreg[0]) count = count + 1; tempreg = tempreg >> 1; end end
Verilog HDL行为描述语句 --过程连续分配
EDA技术实用教程VerilogHDL版第五版教学设计
EDA技术实用教程VerilogHDL版第五版教学设计简介EDA（Electronic Design Automation），即电子设计自动化，是指利用计算机与专用软件来进行电路设计与验证、电子系统的设计、制造和测试的技术。
Verilog HDL是一种用于数字电路设计的硬件描述语言。
本教程将介绍EDA技术的实用应用和Verilog HDL的基本语法，以及实战案例的讲解。
教学目标本教学设计旨在让学生掌握以下技能：•理解EDA技术的基本原理和应用；•掌握Verilog HDL的基本语法和使用方法；•能够使用EDA工具进行数字电路设计和模拟；•了解数字电路设计的实际应用。
教学内容第一部分：EDA技术基础与实战本部分将首先介绍EDA技术的基本原理和应用，包括电路设计流程、EDA工具的选择和应用、仿真和验证技术等。
接着，将通过实例对EDA技术进行实战演练，让学生了解如何使用EDA工具进行数字电路设计和模拟。
第二部分：Verilog HDL语言基础本部分将介绍Verilog HDL的基本语法和使用方法，包括模块和端口的定义、数据类型、运算符、条件语句、循环语句等。
通过实例演示，让学生掌握Verilog HDL的编写和调试技能。
第三部分：数字电路设计实践本部分将引导学生进行数字电路设计实践，包括组合逻辑和时序逻辑的设计与实现。
通过实际案例让学生了解数字电路设计的实际应用。
教学方法本教学采用以下方法：讲授法通过教师讲解，结合实例演示，让学生了解EDA技术的基本原理、VerilogHDL的基本语法和数字电路设计实践。
分组编程实践组织学生分组进行数字电路设计实践。
每个小组负责完成一个实例，组内成员协作设计实现数字电路。
实验演示通过实验演示，让学生了解数字电路设计的实际应用，增强实际操作能力。
教材及参考资料教材：•《数字电路设计与Verilog HDL》（美）Samir Palnitkar 著，王青杨林华译，电子工业出版社，2014年版。
EDA技术与Verilog设计王金明版第5章
//模块的输入端口为A，B，C，D
output F;
//模块的输出端口为F
wire A,B,C,D,F;
//定义信号的数据类型
assign F= ~((A&B)|(~(C&D))); //逻辑功能描述
endmodule
该程序的第1行为模块的名字、模块的端口列表；第2、3行 为输入输出端口声明，第4行定义了端口的数据类型；在第5行 中对输入、输出信号间的逻辑关系进行了描述。
8□'h□2A
/*在位宽和'之间，以及进制和数值
之间允许出现空格，但'和进制之间，数值间是不允许出
现空格的，比如8'□h2A、8'h2□A等形式都是不合法的写
法 */
书写和使用数字中需要注意的问题：
① 在较长的数之间可用下划线分开，如 16`b1010_1101_0010_1001.
② 当数字不说明位宽时，默认值为32位。 ③ X代表不定值(或Z代表高阻值)在二进制中代表1位X(或Z)，在八进制
endmodule
Verilog模块定义
写出对应的Verilog模块
5.4 Verilog语言要素
Verilog 程序由符号流构成，符号包括 空白符（White space） 注释（Comments） 操作符（Operators） 数字（Numbers） 字符串（Strings） 标识符（Identifiers） 关键字（Keywords）等
整数（integer）
Examples:
8'b11000101 //位宽为八位的二进制数11000101
8'hd5
//位宽为八位的十六进制数d5；
5'O27
EDA技术与VHDL实用教程
EDA技术与VHDL实用教程
EDA与传统电子设计方法的比较
FPGA和DSP芯片实现FIR滤波器的速度对比
8位FIR滤 FPGA的处理速度 达到相当速度所需DSP芯片的指令执行速度
波器阶数
单位： MSPS
单位：MIPS
8
104
832
16
24
101
103
1616
2472
32
EDA技术与VHDL实用教程
EDA技术与VHDL实用教程
11
VHDL语言是一种高级描述语言，适用于 电路高级建模，综合的效率和效果较好。
Verilog-HDL语言是一种低级的描述语言， 适用于描述门级电路，容易控制电路资源， 但其对系统的描述能力不如VHDL语言。
EDA技术与VHDL实用教程
12
（二）可编程逻辑器件 可编程逻辑器件（简称PLD）是一种由用户 编程来实现某种逻辑功能的新型逻辑器件。
Expert LEVER
Actel
EDA技术与VHDL实用教程
IspLSI、pLSI、 MACH等
SX系列、MX系列
逻辑图、VHDL文本等 逻辑图、VHDL文本等
16
Actel Designer
EDA与传统电子设计方法的比较
手工设计方法的缺点是： 1)复杂电路的设计、调试十分 困难。 2)如果某一过程存在错误，查 找和修改十分不便。 3)设计过程中产生大量文档， 不易管理。 4)对于集成电路设计而言，设 计实现过程与具体生产工艺直 接相关，因此可移植性差。 5)只有在设计出样机或生产出 芯片后才能进行实测。 EDA技术有很大不同： 1)采用硬件描述语言作为设计输入。 2)库(Library)的引入。 3)设计文档的管理。 4)强大的系统建模、电路仿真功能。 5)具有自主知识产权。 6)开发技术的标准化、规范化以及IP 核的可利用性。 7)适用于高效率大规模系统设计的自 顶向下设计方案。 8)全方位地利用计算机自动设计、仿 真和测试技术。 9)对设计者的硬件知识和硬件经验要 求低。 10)高速性能好。 11)纯硬件系统的高可靠性。
VerilogHDL数字设计与综合（第二版）第五章课后习题答案
1．利用双输入端的nand门，用Verilog编写自己的双输入端的与门、或门和非门，把它们分别命名为my_or，my_and和my_not，并通过激励模块验证这些门的功能。
答：`timescale 1ns/1ns/**************************** ********** my_and *********** ****************************/ module my_and(in1,in2,out); input in1,in2;output out;wire out1;nand a1(out,out1,out1);nand a2(out1,in1,in2); endmodule/**************************** ********** my_or ************ ****************************/ module my_or(in1,in2,out);input in1,in2;output out;wire out1,out2;nand o1(out,out1,out2);nand o2(out1,in1,in1);nand o3(out2,in2,in2); endmodule/**************************** ********** my_not *********** ****************************/module my_not(in,out);input in;output out;nand n1(out,in,in);endmodule/**************************** ********** test ***************************************/module test;reg a,b;wire and_c,or_c,not_c;initialbegina<=0;b<=0;#10 a<=0;b<=1;#10 a<=1;b<=0;#10 a<=1;b<=1;#10 $stop;endmy_and myand1(a,b,and_c);my_or myor1(a,b,or_c);my_not mynot1(a,not_c);endmodule2．使用上题中完成的my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z第5章门级建模41=x’y+x y’，其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真。
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习
题
5-5 概述Assignments菜单中Assignment Editor的功能，举例说明。 5-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码 器。 5-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是 BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数 A，输出用S表示。 5-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意 为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 5-9 基于原理图输入方式，用D触发器构成按循环码(000->001->011->111->101>100->000)规律工作的六进制同步计数器。 5-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。 如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？
实验与设计
5-1 设计含异步清零和同步加载与时钟使能的计数器
(1) 实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习计数器的设计、 仿真和硬件测试。掌握原理图与文本混合设计方法。 (2) 实验原理：参考4.3.2节。实验程序为例4-21，设计流程参考本章。 (3) 实验内容1：根据5.1节在Quartus II上对例4-21进行编辑、编译、综合、适配、 仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描 述此设计的功能特点，包括RST、EN、LOAD、DATA，CLK等信号等异步和同 步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数时 钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况；以及当 选择不同FPGA目标器件后的延时差距及毛刺情况，给出分析报告。
2. 建立原理图文件工程和仿真
5.5 原理图输入设计方法
5.5.1 层次化设计流程
3. 将设计项目设置成可调用的元件
5.5 原理图输入设计方法
5.5.1 层次化设计流程
4. 设计全加器顶层文件
5.5 原理图输入设计方法
5.5.1 层次化设计流程
4. 设计全加器顶层文件
5.5 原理图输入设计方法
5.5.3 74系列宏模块逻辑功能真值表查询
习
题
5-1 归纳利用Quartus II进行Verilog文本输入设计的流程：从文件输入一直到 SignalTapII测试。 5-2 由图5-35和图5-36，详细说明工程CNT10的硬件工作情况。 5-3 如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的 实测结果。 5-4 参考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能。 (1) 说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。 (2) 说明其中的Compilation Process的功能和使用方法。 (3) 说明Analysis & Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 (4) 说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的 使用方法。
5.5.1 层次化设计流程
4. 设计全加器顶层文件
5.5 原理图输入设计方法
5.5.1 层次化设计流程
5. 将设计项目进行时序仿真
5.5 原理图输入设计方法
5.5.2 应用宏模块的多层次原理图设计
1. 计数器设计
5.5 原理图输入设计方法
5.5.2 应用宏模块的多层次原理图设计
1. 计数器设计
5.4 编辑SignalTap II的触发信号
5.4 编辑SignalTap II的触发信号
5.4 编辑SignalTap II的触发信号
5.5 原理图输入设计方法
5.5.1 层次化设计流程
1. 为本项工程设计建立文件夹 2. 建立原理图文件工程和仿真
5.5 原理图输入设计方法
5.5.1 层次化设计流程
5.1 基本设计流程
5.1.4 全程编译
5.1 基本设计流程
5.1.5 时序仿真 ⑴ 打开波形编辑器。
5.1 基本设计流程
5.1.5 时序仿真 ⑵ 设置仿真时间区域。
⑶ 波形文件存盘。
5.1 基本设计流程
5.1.5 时序仿真 ⑷ 将工程CNT10的端口信号节点选入波形编辑器中。
5.1 基本设计流程
5.1.2 创建工程 ⑷ 工具设置。
⑸ 结束设置。
5.1 基本设计流程
5.1.3 编译前设置 ⑴ 选择FPGA目标芯片。
⑵ 选择配置器件的工作方式。
5.1.3 编译前设置
5.1 基本设计流程
5.1.3 编译前设置 ⑶ 选择配置器件和编程方式。
⑷ 选择目标器件引脚端 口状态。
⑸ 选择确认Veriolg语 言版本。
5.2.6 其他的锁定引脚方法
5.2 引脚设置与硬件验证
5.2.6 其他的锁定引脚方法
5.2 引脚设置与硬件验证
5.2.6 其他的锁定引脚方法
5.3 嵌入式逻辑分析仪使用方法
1．打开SignalTap II编辑窗口
5.3 嵌入式逻辑分析仪使用方法
2．调入待测信号
5.3 嵌入式逻辑分析仪使用方法
5.1.5 时序仿真 ⑷ 将工程CNT10的端口信号节点选入波形编辑器中。
5.1 基本设计流程
5.1.5 时序仿真 ⑸ 编辑输入波形(输入激励信号)。
5.1 基本设计流程
5.1.5 时序仿真 ⑹ 总线数据格式设置和参数设置。
5.1 基本设计流程
5.1.5 时序仿真 ⑹ 总线数据格式设置和参数设置。
实验与设计
(8) 实验内容6：建立一个原理图工程，将例4-21文件变成图5-57所示的CNT10元 件。然后按照此图的连接方式完成设计。对此电路进行仿真，并说明此电路的功能 特点。如何利用此电路设计一个不同模的计数器，或可预置的分频器? 最后在开发 板上硬件实现，验证分频情况。
实验与设计
(9) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果 写进实验报告。 对于5E+系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP3_CNT10B/CNT10 即可。此示例定义：（1）4位计数器显示数码是LEDA；（2）进位显示是发光管 D1；（3）时钟CLK控制：键K8（注意这8个键都未消抖动，按键后可能出现多个 计数，消抖动技术于第8章介绍）；（4）使能控制EN：键K7（按住此键，即禁止 计数，此键也被定义为逻辑分析仪采样触发键）；（5）数据加载控制LOAD：键 K6（待加载的4位数据由上方的拨码开关设定。由于是同步加载，操作时先按住键 K6，再按一下时钟键K8，即加载，从数码管可以看到）；（6）清0控制RST：键 K5。 演示示例说明：本书对多数实验都给出了经硬件验证调试好的演示示例，目的就是 为学习者能顺利完成实验验证或设计，有的示例的目的是希望能启发或引导读者完 成更有创意的设计，其中一些示例尽管看上去颇有创意，但都不能说是最佳或最终 结果。此外还有少数示例未给源代码，是考虑到非本书作者以外的设计者的著作 权，但这些示例仍能给读者在设计的可行性、创意、启迪和创新方面以宝贵的启示。 示例分两部分，在文件夹/KX_7C5EE+/EXPERIMENTs/中的示例包含完整的源代 码，并公开全部设计；而在文件夹/KX_7C5EE+/DEMOs/中的设计，仅供演示， 未提供源代码。所有的示例演示操作都有详细说明，可分别参考对应文件夹中的 PDF文件。
5.5 原理图输入设计方法
2. 频率计主结构电路设计
5.5 原理图输入设计方法
5.5.2 应用宏模块的多层次原理图设计
2. 频率计主结构电路设计
3. 时序控制电路设计
4. 顶层电路设计
5.5 原理图输入设计方法
5.5.2 应用宏模块的多层次原理图设计
4. 顶层电路设计
5.5 原理图输入设计方法
习
题
5-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求 在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的 74163，试完成同样的设计。 5-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一 个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 5-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码 权重。
5.2 引脚设置与硬件验证
5.2.4 JTAG间接模式编程配置器件 1. 将SOF文件转化为JTAG间接配置文件。
5.2 引脚设置与硬件验证
5.2.4 JTAG间接模式编程配置器件 2. 下载JTAG间接配置文件。
5.2.5 USB-Blaster编程配置器件使用方法
5.2 引脚设置与硬件验证
实验与设计
(4) 实验内容2：用不同方式锁定锁定以及硬件下载测试。引脚锁定后进行编译、 下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意测 试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特 性，进位信号等。时钟CLK换不同输入：手动有抖动或无抖动键输入，1Hz或4Hz 时钟脉冲输入，这需要辅助实验板才能获得。辅助实验板的具体用法参考附录1.2。 第8章将介绍如何硬件去抖动。 (5) 实验内容3：使用SignalTap II对此计数器进行实时测试，流程与要求参考本 章，给出报告。 (6) 实验内容4：从设计中去除SignalTap II，要求全程编译后，将生成的SOF文件 转变成用于配置器件EPCS16/EPCS4的压缩的间接配置文件*.jic，并使用USBBlaster对实验板上的EPCS16/4进行编程，最后进行验证。编程和全程编译前， 按图5.7所示，设定所有控制和参数。 (7) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端 CLK0。计数时钟可以低一点，而采样时钟可高一些，如选择clock0=2MHz，而计 数时钟CLK可分别选择256Hz、16384Hz、6MHz，并进行实时测试（对于5E+系 统，这些时钟要来自图F1-2的实验板）。