《EDA技术与Verilog HDL》 第10章

实验与设计
10-10 GPS应用的通信电路设计
实验任务： 演示示例： /KX_7C5EE+/EXPERIMENTs/EXP16_KX8051_FTEST_RS232/和 /EXP17_KX8051_GPS_FTEST/。
10-11 VGA动画图像显示控制电路设计
实验任务： 相关演示示例有： 鼠标控制的VGA显示游戏： /KX_7C5EE+/DEMOs/ EXPL12_PS2Mouse_VGA_GAME/； 键盘控制的两个游戏： /KX_7C5EE+/DEMOs/EXPL1_VGA_GAME_ARK/；和/ EXPL2_VGA_GAME_pong/； 32位简单CPU设计：/KX_7C5EE+/DEMOs/ EXPL16_MIPS_COMPUTER_VGA/。
10.4 Chip Planner应用
10.4.1 Chip Planner应用实例
10.4 Chip Planner应用
10.4.1 Chip Planner应用实例
10.4 Chip Planner应用
10.4.2 Chip Planner功能说明
10.4 Chip Planner应用
10.4.2 Chip Planner功能说明
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.2 寄存器配平
10.2 速 度 优 化
10.2.2 寄存器配平
10.2 速 度 优 化
10.2.3 关键路径法
10.2 速 度 优 化
10.2.4 乒乓操作法
10.2.5 加法树法
10.3 优化设置与时序分析
10.1.3 串行化
10.1 资 源 优 化
10.1.3 串行化
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.5.1 Synplify Pro设计指南
3．加入源文件
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.1 Synplify Pro设计指南
4．选择顶层文件 5．设置工程属性
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.1 Synplify Pro设计指南
习
题
10-7 设计一个连续乘法器，输入为a0、a1、a2、a3，位宽各为8位， 输出rout为32位，完成rout=a0 * a1 * a2 * a3。试实现之。对此设计进 行优化，判断以下实现方法中哪种方法更好？ （1）rout=((a0 * a1) * a2) * a3 （2）rout=(a0 * a1) * (a2 * a3) 10-8 为提高速度，对习题10-7中的前一种方法加上流水线技术进行实 现。 10-9 试对以上的习题解答通过设置Quartus II相关选项的方式，提高速 度，减小面积。 10-10 参考例10-8，设计一16位加法器，含有3级流水线结构。与只含 一级寄存器的同样加法器（即无流水线结构的例10-7）在运行速度上进 行比较。
10.3.6 增量布局布线控制设置
10.3 优化设置与时序分析
10.3.7 使用Design Assistant检查设计可靠性
10.3 优化设置与时序分析
10.3.8 时序设置与分析
10.3 优化设置与时序分析
● ● ● ● ● ● ● ● ● ● ● ● ● Fmax（最大频率）： tSU（时钟建立时间）： tH（时钟保持时间）： tCO（时钟至输出延时）： tPD（引脚至引脚延时）： 最小 tCO（时钟至输出延时）： 最短 tPD（时钟至引脚延时）： 个别时钟设置： 多周期路径： 剪切路径： 最少延时要求： 外部延时： 设计中特定节点的个别tSU、tPD和 tCO要求。
题
10-2 试通过优化逻辑的方式对图10-34所示的结构进行改进，给出 Verilog代码和结构图。
习
题
10-3 已知4阶直接型FIR滤波器的表达式如下： y (n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3) x (n)与 x (n -m)，m=0，1，2，3是延迟关系，m表示延迟的c l k数。 X (n -m)与h (m)的位宽均为8位，y (n)为10位，其中h (m)在模块例化 后为常数。该模块的输入为x (n)、c l k，输出为y (n)，试实现该逻辑。 10-4 对习题10-3中的FIR滤波器在速度上进行优化（在h (m)固定的情 况下），试采用流水线技术。 10-5 利用FPGA的LUT结构，构建资源占用较小的常数乘法器，改进习 题10-3和习题10-4的设计，减少模块的资源使用。 10-6 若对速度要求不高，但目标芯片的容量较小，试把习题10-3中的 FIR滤波器用串行化的方式实现。
第10章
系统优化、时序分析和Synplify应用
10.1 资 源 优 化
10.1.1 资源共享
10.1 资 源 优 化
10.1.1 资源共享
10.1 资 源 优 化
10.1.1 资源共享
10.1 资 源 优 化
10.1.2 逻辑优化
10.1 资 源 优 化
10.1.2 逻辑优化
10.1 资 源 优 化
6．综合前设置约束 7．综合 8．检测结果
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.2 Synplify Pro与Quartus II的接口方法
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.2 Synplify Pro与Quartus II的接口方法
10.3 优化设置与时序分析
10.3.9 查看时序分析结果
10.3 优化设置与时序分析
10.3.10 适配优化设置示例
（1）建立工程。 （2）打开Assignment Editor对话框。
10.3 优化设置与时序分析
10.3.10 适配优化设置示例
（3）选项设置。
10.3.11 LogicLock优化技术
实验与设计
10-12 状态机控制串/并转换8数码静态显示
（1）实验原理：
实验与设计
10-12 状态机控制串/并转换8数码静态显示
（2）实验任务1：写出状态机PULS8的Verilog表述，并对其仿真波形进 行详细说明。如果各状态机中出现大量重复性输出操作，试用任务语句简 化之。 （3）实验任务2：根据图10-45的电路，完成全部设计，硬件实现并验证。 特别注意从FPGA至74LS164显示板的连线不能过长，以免干扰，并设置 成安全状态机！此外，为了实现既显示清晰，又无间隙闪烁，需要合理控 制状态机时钟频率和延时定时器延时量。 （4）实验任务3：为使8个数码管的小数点能独立显示控制，修改图10-45 电路。 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP43_74HC164_8LED/
3. 细分驱动性能的改善
实验与设计
3. 细分驱动性能的改善
（1）实验任务1： （2）实验任务2： （3）实验任务3：
实验与设计
10-6 基于Verilog表述的流水线乘法器设计
实验任务：
10-7 基于CPLD的FPGA PS模式编程配置控制电路设计
（1）实验目的： （2）实验原理： （3）实验任务1： （4）实验任务2：示例评估板和示例演示程序： /KX_7C5EE+/DEMOs/EXPL17_FPGA_PS_CONFIG/
实验与设计
（5）实验内容4：
实验与设计
10-2 基于DES数据加密标准的加解密系统设计
（1）实验原理： （2）实验任务：
实验与设计
10-3 采用流水线技术设计高速数字相关器
（1）实验目的： （2）实验原理： （3）实验内容1： （4）实验内容2： （5）实验内容3： （6）实验内容4： （7）思考题：
实验与设计
10-8 基于FT245BM的USB通信控制模块设计
实验任务：
10-9 数字彩色液晶显示控制电路设计
（1）实验任务1： （2）实验任务2： （3）实验任务3 （4）实验任务4： （5）实验任务5： （6）实验任务6： 演示示例：/KX_7C5EE+/DEMOs/EXPL9_Super_Mario2/,和 /DEMOs/EXP7_LCD_light_GAME/。
实验与设计
10-4 线性反馈移位寄存器设计
（1）实验目的： （2）实验原理：
实验与设计
（3）实验内容1：
（4）实验内容2：
实验与设计
10-5 步进电机细分控制电路设计
（1）实验目的： （2）实验原理： 1. 步进电机细分驱动原理 2．步距细分的系统构成
实验与设计
2．步距细分的系统构成
实验与设计
10.4 Chip Planner应用
10.4.3 利用Change Manager检测底层逻辑
Change Manager的日志视图显示每个ECO更改的以下信息： （1）更改编号。 （2）节点名称（Node Name）。 （3）更改类型（Change Type）。 （4）旧值（Old Value）。 （5）目标值（Target Value）。 （6）当前值（Current Value）。 （7）用户添加的有关ECO更改的备注。 （8）状态（Status） 1、待定： 2、已应用： 3、无效： 4、未应用：
10.3.1 Settings设置
（1）修改工程设置。 （2）指定HDL设置。 （3）指定时序设置。 （4）指定编译器设置。 （5）指定仿真器设置。 （6）指定软件构建设置。 （7）指定HardCopy时序 设置。
10.3 优化设置与时序分析
10.3.2 HDL版本设置及Analysis & Synthesis功能
实验与设计
10-1 SPWM脉宽调制控制系统设计
（1）实验原理：
实验与设计
10-1 SPWM脉宽调制控制系统设计
（1）实验原理：
实验与设计
10-1 SPWM脉宽调制控制系统设计
（1）实验原理：
实验与设计
（2）实验内容1：设计面积采样PWM信号发生电路，并在FPGA上实现，用逻 辑分析仪和示波器显示波形。演示示例： /KX_7C5EE+/EXPERIMENTs/EXP33_PWM_GENERATOR/ 。 （3）实验内容2：根据图10-36，在FPGA上实现SPWM信号发生器，试用逻辑 分析仪生成图10-37的波形。查阅资料,讨论SPWM的应用领域、基于FPGA的数 字SPWM的优势，并研究异步或同步调制的优缺点，以及载波比对不同控制对 象的影响。 设计示例：/KX_7C5EE+/EXPERIMENTs/EXP37_SPWM_Basic/ （4）实验内容3：查阅资料，利用基于SPWM的逆变技术，给出30Hz变频电源 的设计方案。
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.1 Synplify Pro设计指南
1．启动Synplify
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.1 Synplify Baidu Nhomakorabearo设计指南
2．创建工程
10.5 Synplify Pro的应用及其与Quartus II接口
1．Synplify软件路径设置
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.2 Synplify Pro与Quartus II的接口方法
2．设置Synplify Pro综合器
习
题
10-1 利用资源共享的面积优化方法对下面程序进行优化（仅要求在面 积上优化）。
习
10.3.3 Analysis & Synthesis的优化设置
10.3 优化设置与时序分析
10.3.4 适配器Fitter设置
10.3 优化设置与时序分析
10.3.5 SignalProbe使用方法
10.3 优化设置与时序分析
10.3.5 SignalProbe使用方法
10.3 优化设置与时序分析