第三章存储系统
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
计算机组成原理习题 第三章存储系统
计算机组成原理习题第三章存储系统第三章习题一、填空题：1. 广泛使用的A.______和B.______都是半导体随机读写存储器。
前者速度比后者C.______，集成度不如后者高。
2. CPU能直接访问A.______和B.______,但不能直接访问磁盘和光盘。
3. 广泛使用的 ______和 ______都是半导体随机读写存储器,前者比后者速度快, ___ ___不如后者高。
它们断电后都不能保存信息。
4. 由于存储器芯片的容量有限，所以往往需要在A.______和B.______两方面进行扩充才能满足实际需求。
5. Cache是一种A______存储器，是为了解决CPU和主存之间B______不匹配而采用的一项重要的硬件技术。
6. 虚拟存贮器通常由主存和A______两级存贮系统组成。
为了在一台特定的机器上执行程序，必须把B______映射到这台机器主存贮器的C______空间上，这个过程称为地址映射。
7. 半导体SRAM靠A______存贮信息，半导体DRAM则是靠B______存贮信息。
8. 主存储器的性能指标主要是存储容量，A.______和B.______。
9. 由于存储器芯片的容量有限，所以往往需要在A.______和B.______两方面进行扩充才能满足实际需求。
10. 存储器和CPU连接时，要完成A.______的连接；B.______的连接和C.______的连接，方能正常工作。
11. 广泛使用的A.______和B.______都是半导体随机读写存储器，它们共同的特点是C.______。
12. 对存储器的要求是A.______，B.______，C.______，为了解决这三个方面的矛盾。
计算机采用多级存储器体系结构。
13. 虚拟存贮器通常由主存和A______两级存贮系统组成。
为了在一台特定的机器上执行程序，必须把B______映射到这台机器主存贮器的C______空间上，这个过程称为地址映射。
第三章 存储系统03
现有如下存储器芯片： 现有如下存储器芯片： EPROM：8K×8位(控制端仅有 ： × 位 控制端仅有 控制端仅有CS#); SRAM:16K×1位，2K×8位，4K×8位， × 位 × 位 × 位 8K×8位 × 位 请从上述芯片中选择适当芯片设计该计 算机主存，画出主存储器逻辑 算机主存，画出主存储器逻辑.
3.4.2 FLASH闪速存储器 闪速存储器 1.什么是闪速存储器 1.什么是闪速存储器 闪速存储器是一种高密度、非易 闪速存储器是一种高密度、 失性的读/写半导体存储器， 失性的读/写半导体存储器，又叫快擦除 ROM、闪光ROM或简称闪存。 ROM或简称闪存 ROM、闪光ROM或简称闪存。
3.4.2 Flash闪速存储器 闪速存储器
3.4.2 Flash闪速存储器 闪速存储器
3.闪速存储器与 闪速存储器与CPU的连接 闪速存储器与 的连接
小
结
重点: ROM存储器的特点和分类 ROM 理解EPRO低电压类似于ROM,只能读不 闪存在某种低电压类似于 低电压类似于 只能读不 能写.但在另外一种较高电压下工作时 但在另外一种较高电压下工作时， 能写 但在另外一种较高电压下工作时，又 类似于RAM,可读可写 可读可写,而且闪存的内容不需 类似于RAM,可读可写,而且闪存的内容不需 要电力支持也能保存. 要电力支持也能保存 它突破了传统的存储器体系，它具有非易 它突破了传统的存储器体系，它具有非易 失性，高密度性，可直接执行，固态性能. 失性，高密度性，可直接执行，固态性能
MROM图（32字X8位）：有MOS管处为“1”。
VC A0 A1 A4
地 址 译 码 器
W0 W1 W31
D0
D1
D7
1、ROM分类（续） 、 分类（ 分类 可编程PROM 可编程 出厂时存储元或全为1，或全为 ， 出厂时存储元或全为 ，或全为0， 用户可根据自己的需要进行一次编程， 用户可根据自己的需要进行一次编程， 之后便无法更改。 结击穿（结破坏） 之后便无法更改。有结击穿（结破坏） 型和熔（断）丝型。 型和熔
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
第三章 存储系统练习题(答案)
24、下列因素中，与Cache的命中率无 关的是 (A) 。 A. 主存的存取时间； B. 块的大小； C. Cache的组织方式； D. Cache的容量。
25、在Cache的地址映射中，若主存中的 任意一块均可映射到Cache内的任意一行 的位置上，则这种方法称为 (A) 。 A.全相联映射； B.直接映射； C.组相联映射； D.混合映射。
38、组成2M × 8bit的内存，可以使用 ( C) 。 A. 1M × 8bit进行并联 ； B. 1M × 4bit 进行串联； C. 2M × 4bit 进行并联； D. 2M × 4bit 进行串联。 39、RAM芯片串联时可以 (B) 。 A. 增加存储器字长； B. 增加存储单元数量； C. 提高存储器速度； D. 降低存储器的平均价格。
I/O3~I/O0
…
……ຫໍສະໝຸດ 第5题图 4片2114的连接
（1）图示的连接组成了几部 分存储区域？共有多大的存储容量？ 字长是多少？ 【解答】 图中组成了两部分存储区域； 容量为2K × 8，即字长8位。 （2）写出每部分存储区域的地址范围。 【解答】 第1、2片2114地址范围是—— FC00H~FFFFH（A15~A10=111111）； 第3、4片2114地址范围是—— 7C00H~7FFFH（A15~A10=011111）。
27、下列说法中正确的是 ( C ) 。 A. 虚拟存储器技术提高了计算机的速度； B. 若主存由两部分组成，容量分别为2n和 2m，则主存地址共需要n+m位； C. 闪存是一种高密度、非易失性的读/写 半导体存储器； D. 存取时间是指连续两次读操作所需最 小时间间隔。
28、下列说法中正确的是 (C) 。 A. 半导体RAM信息可读可写，且断电后 仍能保持记忆； B. 半导体DRAM是易失性的，而SRAM则 不是； C. SRAM只有在电源不掉的时候，所存信 息是不易失的。 29、通常计算机的内存储器可采用 ( A ) 。 A. RAM和ROM； B. ROM； C. RAM。
计算机组成原理试读稿_第3章存储器系统的层次结构_(初稿)【王道考研系列】2012计算机考研
大纲内容
（待补充）
已考真题分布
（待补充）
3.1 存储器的分类 3.1.1 考点精析
1. 存储器的分类（★）
存储器种类繁多，可以从不同的角度对存储器进行分类。 （1）按在计算机中的作用（层次）分类 1）主存储器：简称主存，又称内存储器（内存），用来存放计算机运行期间所需的大 量程序和数据，CPU可以直接随机地对其进行访问，也可以和高速缓冲存储器（Cache）以 及辅助存储器交换数据。其特点是容量较小、存取速度较快、每位价格较高。 2）辅助存储器：简称辅存，又称外存储器（外存），是主存储器的后援存储器，用来 存放当前暂时不用的程序和数据，以及一些需要永久性保存的信息，它不能与 CPU 直接交 换信息。其特点是容量极大、存取速度较慢、单位成本低。 3）高速缓冲存储器：简称Cache，位于主存和CPU之间，用来存放正在执行的程序段和 数据，以便CPU能高速地使用它们。Cache的存取速度可以与CPU的速度相匹配，但存储容量 小、价格高。目前的高档微机通常将它们或它们的一部分制作在CPU芯片中。 （2）按存储介质分类 按存储介质可分为磁表面存储器（磁盘、磁带）、半导体存储器（MOS 型存储器、双 极型存储器）和光存储器。 （3）按存取方式分类 1）随机存储器（RAM）：存储器的任何一个存储单元的内容都可以随机存取，而且存 取时间与存储单元的物理位置无关。其优点是读写方便、使用灵活，主要用做主存或高速缓 冲存储器。 2）只读存储器（ROM）：存储器的内容只能随机读出而不能写入。信息一旦写入存储 器就固定不变了，即使断电，内容也不会丢失。因此，通常用它存放固定不变的程序、常数 和汉字字库，甚至用于操作系统的固化。它与随机存储器可共同作为主存的一部分，统一 构成主存的地址域。
第三章 存储系统02(blue )
小
重点:结来自 理解SRAM、DRAM的存储原理 SRAM芯片内部结构及其扩展 DRAM控制器的作用 DRAM的刷新方法 高性能存储器的构成特点及其访问原理
举例
地址译码方式
B:双地址译码(续) 举例: 1K X 1位 RAM采用双译码结构,则 可以将1K X 1 RAM 的10条地址线中的5 条（A0~A4）用在横向，5条（A5~A9） 用在纵向，则字选信号线线的条数共为： 32+32=64条(相比1024条减少了很多) 双译码结构见下图
地址译码方式
3.3 DRAM存储器
工作原理 和学生一起分析P71图3.6。
3.3 DRAM存储器
DRAM存储芯片逻辑结构 DRAM存储器芯片的结构与SRAM存 储器芯片相似，由存储体与外围电路构成。 但由于要进行刷新，所以外围电路更复杂。 主要增加行地址与列地址锁存器、增加了 刷新计数器及相应的控制电路。
刷新方式（续） 异步刷新：将刷新周期按存储器行数 等分，每一等分内刷新一行。 优点：集成了以上两种方式的优点， 减少了死时间率，同时刷新时间占总时 间的比率较小。
3.3 DRAM存储器
地址多路开关:提供刷新或读写地址， 由多路开关进行选择。 刷新定时器:定时电路用来提供刷新请 求。 刷新地址计数器: 只用RAS信号的刷新 操作，需要提供刷新地址计数器。
具体芯片举例见书本Ｐ72图3.7
3.3 DRAM存储器
读写与DRAM的刷新 两个概念: 刷新：由于漏电使电容上的电荷衰减， DRAM需要定期地重新进行存储，这个过 程称为刷新。 刷新周期：从上一次对整个存储器刷新结束 到下一次对整个存储器全部刷新一遍为止， 这一段时间间隔叫刷新周期。
3.3 DRAM存储器
第三章 存储系统 习题课
• 可以将图中的A15与A10接线颠倒一下， 可以将图中的A15与A10接线颠倒一下， A15 接线颠倒一下 原来的7C00H~7FFFH 原来的7C00H~7FFFH A15~A10=011111） （A15~A10=011111）就变为 • F800H~FBFFH（A15~A10=111110）， F800H~FBFFH（A15~A10=111110）， 与另一部分FC00H~FFFFH FC00H~FFFFH成为地址连 与另一部分FC00H~FFFFH成为地址连 续的存储器。 续的存储器。 • 6、试用Intel 2116构成64K X 8bit的存储 试用Intel 2116构成 构成64K 8bit的存储 该存储器采用奇偶校验。 器，该存储器采用奇偶校验。 • （1）求共需要多少片2116芯片？ 求共需要多少片2116芯片？ 2116芯片 • （2）画出存储体连接示意图； 画出存储体连接示意图； • （3）写出各芯片RAS*和CAS*的形成条 写出各芯片RAS* CAS*的形成条 RAS*和 件；
• 6、RAM中的任何一个单元都可以随时 RAM中的任何一个单元都可以随时 访问。 访问。 • 7、ROM中的任何一个单元不能随机访 ROM中的任何一个单元不能随机访 问。 一般情况下，ROM和RAM在主存储 8、一般情况下，ROM和RAM在主存储 器中是统一编址的。 器中是统一编址的。 在当今的计算机系统中， • 9、在当今的计算机系统中，存储器是数 据传送的中心， 据传送的中心，但访问存储器的请求是 CPU或I/O发出的 发出的。 由CPU或I/O发出的。 • 10、EPROM是可改写的，因而也是随机 10、EPROM是可改写的 是可改写的， 存储器的一种。 存储器的一种。 • 11、DRAM和SRAM都是易失性半导体存 11、DRAM和SRAM都是易失性半导体存 储器。 储器。
第三章 存储系统
存储系统一、选择1、设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是2、若某存储器存储周期为250ns，每次读出16位，则该存储器的数据传输率是3、设机器字长为64位，存储容量为128MB，若按字编址，它可寻址的单元个数是4、在Cache和主存构成的两级存储体系中，主存与Cache同时访问，Cache的存取时间是100ns，主存的存取时间是1000ns，如果希望有效（平均）存取时间不超过Cache存取时间的115%，则Cache的命中率至少应为5、某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为6、某一DRAM芯片，采用地址复用技术，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最少数目为7、某存储器容量为32K×16位，则（）8、A.地址线为16根，数据线为32根B. 地址线为32根，数据线为16根C.址线线为15根，数据线为16根D. 地址线为15根，数据线为32根9、若RAM中每个存储单元为16位，则下面所述正确的是（）A.地址线也是16根B.地址线与16无关C.地址线与16有关D.地址线不得少于16根10、下面有关DRAM和SRAM存储芯片的叙述，通常情况下，错误的是（）A.DRAM芯片的集成度比SRAM高B.DRAM芯片的成本比SRAM高C.DRAM芯片的速度比SRAM快D.DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新11、某SARM芯片，其存储容量为512×8位，包括电源端和接电线，该芯片引出线的数目应为12、在存储器芯片中，地址译码采用双译码方式是为了13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有条。
14、若存储周期为250ns，每次读出16位，则该存储器的数据传输率为15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储自己顺序按地址由小到大依次是16、某计算机字长为32位，存储器容量为16MB，CPU按半字寻址，其可寻址的单元数是17、某计算机字长为32位，存储器容量为4MB，CPU按字寻址，其寻址范围是0到18、某计算机字长为16位，存储器容量为256KB，CPU按字节寻址，其寻址范围是19、某计算机字长为16位，存储器容量为256KB，CPU按字寻址，其寻址范围是20、某计算机字长为16位，存储器容量为64KB，CPU按字寻址，其可寻址得21、某计算机字长为32位，存储器容量为256KB，CPU按字寻址，其可寻址的单元数是22、4个16K×8位的存储芯片，可设计为容量的存储器。
第三章 存储系统(4)-并行存储器和多模块交叉(1)
3.5 并行存储器
相联存储器
原理：按内容存取的存储器，可以选择记录 （关键字）的一个字段作为地址 组成：见下一页图 主要用途：在虚拟存储器中存放段表、页表和 快表，也可以作Cache的行地址
3.5 并行存储器
3.5 并行存储器
由于CPU和主存储器之间在速度上是不匹 配的，这种情况便成为限制高速计算机设计 的主要问题。为了提高CPU和主存之间的数 据传输率，除了主存采用更高速的技术来缩 短读出时间外，还可以采用并行技术的存储 器。
空间并行技术 时间并行技术
双端口存储器 多模块交叉存储器
3.5 并行存储器
3.5 并行存储器
两个独立端 口各拥有？
该SRAM容 量大小为？
3.5 并行存储器
2、无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操 作，一定不会发生冲突。当任一端口被选中驱动时，就可 对整个存储器进行存取，每一个端口都有自己的片选控制 (CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平 有效)打开输出驱动器，由存储矩阵读出的数据就出现在 I/O线上。
3.5 并行存储器
假设有n个存储体，每个存储体的容量为m个存 储单元 顺序方式：
log
n 2
log
m 2
片选，存储体 选择
每个存储体内 的地址
3.5 并行存储器
1、顺序方式 [例]M0－M3共四个模块，则每模块8字。 顺序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－31 5位地址组织如下： X X X X X 高位选模块，低位选块内地址 特点：某个模块进行存取时，其他模块不工作，优点是某 一模块出现故障时，其他模块可以照常工作，通过增添模 块来扩充存储器容量比较方便。缺点是各模块串行工作， 存储器的带宽受到了限制。
王道计组第三章存储系统思维导图脑图
基于闪存技术Flash Memory，属于电可擦除ROM，即EEPROM
原理
每个块包含多个页（page）
负责翻译逻辑块号，找到对应页（Page）
闪存翻译层
每个芯片包含多个块（block）
存储介质：多个闪存芯片（Flash Chip）
组成
相当于磁盘的“扇区”
以页（page）为单位读/写
以块（block）为单位“擦除”，擦干净的块，其中的每页都可以写一次，读无限次
记录介质可以重复使用 记录信息可以长期保存而不丢失，甚至可以脱机存档
优点
非破坏性读出，读出时不需要再生
存取速度慢
机械结构复杂
缺点
对工作环境要求较高
一块硬盘含有若干个记录面，每个记录面划分为若干条磁道，而每条磁道又划分为 若干个扇区，扇区（也称块）是磁盘读写的最小单位，也就是说磁盘按块存取。
即记录面数，表示硬盘总共有多少个磁头，磁头用于读取/写入盘片上记录面的信 息,一个记录面对应一个磁头。
半导体元件的原理
主存储器的基本组成
译码驱动电路
译码器将地址信号转化为字选通线的高低电平
存储矩阵(存储体)
由多个存储单元构成，每个存储单元又由多个存储元构成
存储芯片的基本原理
读写电路
每次读/写一个存储字
由多个存储单元构成，每个存储单元又由多个存储元构成
地址线，数据线，片选线，读写控制线；每根线都会对应一个金属引脚
存储器的层次结构
主存——辅存：实现了虚拟存储系统，解决了主存容量不够的问题 Cache——主存：解决了主存与CPU速度不匹配的问题
按层次
高速缓存（Cache） 主存储器（主存，内存）
可直接被CPU读写
辅助存储器（辅存，外存）
第三章存储系统习题参考答案1.有一个具有20位地址和32位字长的
第三章存储系统习题参考答案1．有一个具有20位地址和32 位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴ 该存储器能存储的信息为：1M×32/8=4MB （2）（1000/512 ）×（32/8 ）= 8（片）（3）需要 1 位地址作为芯片选择。
2. 已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8 位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问：（1）每个模块板为16M×64 位，共需几个模块板？（2）个模块板内共有多少DRAM芯片?（3）主存共需多少DRAM芯片? CPU如何选择各模块板？解：（1）. 共需模块板数为m：m= ÷224=4（块）（2）. 每个模块板内有DRAM芯片数为n:n=（224/2 22）×（64/ 8）=32 （片）（3）主存共需DRAM芯片为：4×32=128 （片）每个模块板有32片DRAM芯片，容量为16M×64 位，需24根地址线（A23~A0）完成模块板内存储单元寻址。
一共有 4 块模块板，采用 2 根高位地址线（A25~A24），通过2：4 译码器译码产生片选信号对各模块板进行选择。
3．用16K×8位的DRAM芯片组成64K×32 位存储器，要求：（1）画出该存储器的组成逻辑框图。
（2）设存储器读/写周期为0.5 μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 解： （ 1）组成 64K × 32 位存储器需存储芯片数为N=（64K/16K ）×（ 32 位/8 位） =16（片）每 4 片组成 16K ×32 位的存储区，有 A13-A0作为片内地址，用 A15 经 2： 4 译码器产生片选信号 ，逻辑框图如下所示：（2）依题意，采用异步刷新方式较合理，可满足 CPU 在 1μS 内至少访问内存 一次的要求。
计算机系统结构第三章（习题解答）
1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？是多少？⑸ 对于⑷中的命中率实际上很难达到，对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
采用一种缓冲技术来解决这个问题。
当访问当访问M 1不命中时，不命中时，把包括被访问数把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：答：⑴ 整个存储系统的每千字节平均成本为：整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++´=+´+´=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：为：2t )h 1(1t hta´-+´=⑶r)h 1(h 1t )h 1(t h t t t e 211a1´-+=´-+´==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
第3章存储系统习题-文档资料
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？ 【解】 1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。 2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。 3. 主存共需要 128 RAM芯片。
字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和 读写 信号，电源线和地线，
所以该芯片引出线的最小数目应为 26 2. 地址范围为 0000 H~ 3FFF H。 根。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问： 1. 若每个模块条为32K×8位，共需几个模块条？
32K×8位的模块条的构成：
模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位， 地址码的低12位(A0~A11)直接接到芯片地址输入端， 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组 芯片的选片端。
WE D3~D0 D7~D4 4K×4 4K×4 4K×4 4K×4
一、填空
计算机中的存储器是用来存放 程序和数据 的。
存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在 性能 上 接近最里层的存储器。 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存 cache的目的是 取速度不匹配的矛盾 。
• DRAM——动态随机存储器
• ROM——只读存储器
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
组成原理演示文稿 第三章 存储系统part3
40
Fully-Associative Mapping
主存
行号 L0 L1 L2 L3 B0 LHale Waihona Puke L5 B3 L6 L7 Cache
页号 B0 B1
……
标记 B255
计算机学院
2013/4/9
42
全相联映射方式的检索过程
计算机学院
2013/4/9
43
Fully-Associative Mapping
计算机学院
2013/4/9
7
Increasing Bandwidth – Interleaving
Access Pattern without Interleaving:
CPU Memory
Start Access for D1
Start Access for D2 Memory Bank 0 Memory Bank 1 Memory Bank 2
计算机组成原理
Principle of Computer Organization
第三章 存储系统
第三部分
北京邮电大学 计算机学院
计算机学院
戴志涛
2013/4/9 1
多模块交叉存储器
计算机学院
2013/4/9
2
存储器的模块化组织——顺序方式
M0 M1 8 9 10 11 12 13 14 15 M2 16 17 18 19 20 21 22 23 M3 24 25 26 27 28 29 30 31
计算机学院
2013/4/9
25
高速缓冲存储器（Cache）
指令寄存器 CPU 数据寄存器
辅助 硬件
CACHE 内存 主存
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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存储系统一、选择1、设机器字长为32位，一个容量为16的存储器，按半字寻址，其可寻址的单元数是2、若某存储器存储周期为250，每次读出16位，则该存储器的数据传输率是3、设机器字长为64位，存储容量为128，若按字编址，它可寻址的单元个数是4、在和主存构成的两级存储体系中，主存与同时访问，的存取时间是100，主存的存取时间是1000，如果希望有效（平均）存取时间不超过存取时间的115%，则的命中率至少应为5、某一芯片，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最小数目为6、某一芯片，采用地址复用技术，其容量为1024×8位，除电源和接地端外，该芯片的引脚的最少数目为7、某存储器容量为32K×16位，则（）8、A.地址线为16根，数据线为32根B.地址线为32根，数据线为16根C.址线线为15根，数据线为16根D.地址线为15根，数据线为32根9、若中每个存储单元为16位，则下面所述正确的是（）A.地址线也是16根B.地址线与16无关C.地址线与16有关D.地址线不得少于16根10、下面有关和存储芯片的叙述，通常情况下，错误的是（）芯片的集成度比高芯片的成本比高芯片的速度比快芯片工作时需要刷新，芯片工作时不需要刷新11、某芯片，其存储容量为512×8位，包括电源端和接电线，该芯片引出线的数目应为12、在存储器芯片中，地址译码采用双译码方式是为了13、在1K×1位的存储芯片中，采用双译码方式，译码器的输出信号有条。
14、若存储周期为250，每次读出16位，则该存储器的数据传输率为15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储自己顺序按地址由小到大依次是16、某计算机字长为32位，存储器容量为16，按半字寻址，其可寻址的单元数是17、某计算机字长为32位，存储器容量为4，按字寻址，其寻址范围是0到18、某计算机字长为16位，存储器容量为256，按字节寻址，其寻址范围是19、某计算机字长为16位，存储器容量为256，按字寻址，其寻址范围是20、某计算机字长为16位，存储器容量为64，按字寻址，其可寻址得单元数是21、某计算机字长为32位，存储器容量为256，按字寻址，其可寻址的单元数是22、4个16K×8位的存储芯片，可设计为容量的存储器。
23、16片2K×4位的存储器可以设计为存储容量的16位存储器。
24、设的地址总线有24根，数据总线有32根，用512K×8位的芯片构成该机的主存储器，则该机主存最多需要片这样的存储芯片。
25、某计算机主存容量为64，其中区为4，其余为区，按字节编址，现要用2K×8位的芯片和4K×4位的芯片来设计该存储器，则需要上述规则的芯片数和芯片数分别是26、某计算机存储器按字节编址，主存地址空间大小为64，现用4M×8位的芯片组成32的主存储器，则存储器地址寄存器的尾数至少是27、用存储容量为16K×1位的存储器芯片来组成一个64K×8位的存储器，则在字方向上和位方向上分别扩展了倍。
28、一个存储器，其地址为14位，每个存储单元长度为8位，若用1K×4位的芯片来组成该存储器，则需要片芯片，选择芯片需要位地址。
29、地址线为A150（低），若用16K×1存储芯片构成64存储器则应由地址码译码产生片选信号。
30、80386是32位系统，当在该系统中用8的存储芯片构造32的存储体时，应完成存储器的设计。
31、设地址线有24根，数据线有32根，用512K×8位的芯片构成该机的主存储器，则该机主存最多需要片这样的存储芯片。
32、地址总线为A0（高位）15（低位），用4K×4位的存储芯片组成16存储器，则产生片选信号的译码器的输入地址应该是33、若内存地址区间为400043，每个存储单元可存储16位二进制数，该内存区域用4片存储芯片构成，则构成该内存所用的存储器芯片的容量是34、内存按字节编址，地址从90000H到，若用存储容量为16K×8位芯片构成该内存，至少需要的芯片数是35、若片选地址为111时，选定某一32K×16的存储芯片工作，则该芯片在存储器中的首地址和末地址分别为36、如图所示，若低位地址（A011）接在内存芯片地址引脚上，高位地址（A1219）进行片选移码（其中，A14和A16没有参加译码），且片选信号低电平有效，则对下图所示的译码电路，不属于此译码空间的地址是（）00 000 000 0037、某机器采用四体低位交叉存储器，现分别执行下述操作：①读取6个连续的地址单元中存放的存储字，重复80次；②读取8个连续地址单元中存放的存储字，重复60次。
则①、②所花费的时间之比为38、在高速缓存系统中，主存容量为12，容量为400，则该存储系统的容量为39、某虚拟存储器系统采用页式内存管理，试用页面替换算法，考虑下面的页面访问地址流（每次访问在一个时间单位中完成）：1 8 1 7 82 7 2 1 83 8 2 1 3 1 7 1 3 7假定内存容量为4个页面，开始时是空的，则页面失效率是40、某32位计算机的容量为16，行的大小为16B，若主存与地址映像采用直接映像方式，则主存地址为0x1234E8F8的单元装入的地址是41、某存储系统中，主存容量是的4096倍，被分为64个块，当主存地址和地址采用直接映像方式，地址映射表的大小应为（假设不考虑一致维护和替换算法位）42、有效容量为128的，每块16字节，采用8路组相联，字节地址为1234567H的单元调入该，则其应为43、有一主存—层次的存储器，其主存容量为1，容量为16，每字块有8个字，每字32位，采用直接地址映射方式，若主存地址为35301H，且访问命中，则在的第（十进制表示）字块中（起始字块为第0块）。
44、若由高速缓存、主存、硬盘构成的三级存储体系，则访问该存储系统时发送的地址为45、为使虚拟存储系统有效地发挥其预期的作用，所运行的程序应具有良好的46、在虚拟存储器中，当程序正在执行时，由完成地址映射。
47、采用虚拟存储系统的主要目的是48、一个四体并行低位交叉存储器，每个模块的容量是64K×32位，存取周期为200，在以下说法中，是正确的。
A. 在200内，存储器能向提供256位二进制信息B.在200内，存储器能向提供128位二进制信息C.在50内，每个模块能向提供32位二进制信息D.都不对49、采用四体并行低位交叉存储器，每个模块的容量满足32K×16位，存取周期为400，在以下说法中，是正确的。
A.在0.1μs内，存储器能向提供26位二进制信息B.在0.1μs内，存储器能向提供16位二进制信息C.在0.4μs内，存储器能向提供26位二进制信息D.都不对50、如果一个高速缓存系统中，主存容量为12，的容量为400，则该存储系统的总容量为。
A.12400B.12C.400D.1240051、组相联映像和全相联映像通常适合于。
52、某32位计算机的容量为16，若主存与地址映射采用直接映射方式，则主存地址0x1234E8F8的单元装入的地址是53、设有一个主存—层次的存储器，其主存容量为1，容量为16，每字块有8个字，每字32位，采用直接映射方式。
若主存地址为35301H，且访问命中，设起始字块编号为0，则该主存块在的第个字块中。
54、设有一个主存—层次的存储器，假设和主存不能同时访问。
的存取周期为10，主存的存取周期为50。
在执行一段程序时，完成存取的次数4800次，主存完成的存取次数为200次，该—主存系统的效率是。
55、设有一个主存—层次的存储器，假设的存取周期为100，主存的存取时间为1000，如果希望有效平均存取时间不超过存取时间的15%，则的命中率至少是。
56、若由高速缓存、主存、硬盘构成三级存储体系，则访问该存储系统时发送的地址为。
57、假设某计算机按字编址，有4个行，和主存之间交换的块大小为1个字。
若的内容初始为空，采用2路组相联映射方式和替换算法，当访问的主存地址一次为0、4、8、2、0、6、8、6、4、8时，命中的此时是。
（2012真题）二、综合应用题1、有一个16K×16位的存储器，由1K×4位的动态芯片构成（芯片内是64×64结构），问：1）总共需要多少？2）采用异步刷新方式，如果单元刷新间隔不超过2，则刷新信号周期是多少？3）若采用集中刷新方式，存储器刷新一遍最少用多少个读/写周期？2、某16K×1位的存储芯片的读/写周期0.1μs，如果芯片的最大刷新间隔不允许超过2（1103μs），否则可能丢失信息。
问：1）刷新周期是多少？将存储芯片刷新一遍需要多少个刷新周期？2）若采用分散刷新方式，则刷新信号周期是多少？3）若采用集中刷新方式，则将芯片刷新一遍需要多少时间？不能提供读写服务的百分比是多少？3、假设存储芯片容量为×n位，回答以下问题：1）采用位扩展，组成×N位的存储器，需要多少存储芯片？简述连线规则。
2）采用字扩展，组成×n位的存储器，需要多少存储芯片？简述连线规则。
3）采用字、位扩展，组成×N位的存储器，需要多少存储芯片？简述连线规则。
4、设的地址总线16根（A150，A0为低位），双向数据总线8根（D70），控制总线中与主存有关的信号有（访存控制信号，低电平有效），（高电平为读命令，低电平为写命令）。
主存地址空间分配如下（均按字节编址）：00003为系统程序区，由只读存储芯片组成；40004为系统程序工作区，由组成；60009为用户程序区，也由组成。
现有如下存储芯片若干：，8K×8位（控制端仅有）,16K×1位，2K×8位，4K×8位，8K×8位请从上述芯片值选择适当芯片设计该计算机主存储器。
另外可选用门电路和3/8译码器。
5、设有16根地址线，8根数据线，并用作为访存控制信号，用作为读/写控制信号（高电平为读，低电平为写）。
现有以下存储芯片：1K×4位、4K×8位、8K×8位、2K×8位、4K×8位、8K×8位及3/8译码器和各种门电路。
要求设计2的系统程序区，地址范围为600067，2的用户程序区，地址范围68006，给出与存储器的连接图。
6、主存储器的地址寄存器和数据寄存器个子的作用是什么？设有一个1容量的存储器，字长为32位，问：1）按字节编址，地址寄存器和数据寄存器各几位？编址范围为多大？2）按字编址，地址寄存器和数据寄存器各几位？编址范围为多大？7、如表所示的个存储器方案中，哪些是合理的？哪些不合理？对那些不合理8、用64K×1位的芯片组成512K×16位的半导体读写寄存器，则其数据寄存器为多少位？字选地址线宽至少应为多少位？共需要芯片多少片？9、某主机存储器有16位地址，每个存储单元有占8位。