时序逻辑电路课后习题答案
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第9章
习题解答
9.1 题9.1图所示电路由D 触发器构成的计数器，试说明其功能，并画出与CP 脉冲对应的各输出端波形。
Q CP
题9.1图
解：(1)写方程
时钟方程：0CP CP =；10CP
Q =；21CP Q = 驱动方程：00n D Q =；11n D Q =；22n D Q =
状态方程：0100n n Q D Q CP +==↑；11110n n Q D Q Q +==↑；2122
1n n
Q D Q Q +==↑
(2)列状态转换表 （3）画状态转换图
111
210210n n n n n n CP Q Q Q Q Q Q +++0 0 0 0 1 1 11 1 1 1 1 1 02 1 1 0 1 0 13 1 0 1 1 0 04 1 0 0 0 1 15 0 1 1 0 1 06 0 1 0 0 0 17 0 0 1 0 0 0
(4)画波形图
CP 2Q 1Q 0
Q
(5)分析功能
该电路为异步三位二进制减法计数器。
9.6 已知题9.6图电路中时钟脉冲CP 的频率为1MHz 。假设触发器初状态均为0，试分析电路的逻辑功能，画出Q 1、Q 2、Q 3的波形图，输出端Z 波形的频率是多少？
CP
题9.6图
解：(1)写方程
时钟方程：123CP CP CP CP ===
驱动方程：113n n D Q Q =；212n n D Q Q =⊕；312n n D Q Q =
状态方程：
11113n n n Q D Q Q CP +==↑;12212n n n Q D Q Q CP +==⊕↑;13312n n n Q D Q Q CP +==↑ 输出方程：3n Z Q =
(2)列状态转换表 （3）画状态转换图
111321321n n n n n n CP Q Q Q Q
Q Q Z
+++0 0 0 0 0 0 1 01 0 0 1 0 1 0 02 0 1 0 0 1 1 03 0 1 1 1 0 0 04 1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1
(4)画波形图
(5)分析功能
该电路为能够自启动的同步5进制加法计数器。Z 波形的频率为200K.
CP
2Q 1
Q
0Q Z
9.10 同步十进制计数吕74LS160的功能表如表题9.10所示，分析由74LS160芯片构
成的题9.10图所示计数器的计数器长度。
题9.10图
(a)
(b)
解：（a ）由图可得状态转换表为：
该计数器的计数长度为8.
（b ）由图可得状态转换表为：
该计数器的计数长度为7.
9.12 应用同步四位二进制计数器74LS161实现模11计数。试分别用清除端复位法与预置数控制法实现。74LS161功能表见表题9.8。 表题9.8
解：（1）清除端复位法
因为是异步清零，所以实现11进制共需12个状态。状态转换表为：
310CR Q QQ =
”
(2) 预置数控制法
因为是同步置数，所以实现11进制共需11个状态。设初始状态为32100000D D D D =, 则状态转换表为：
”
9.14 试用两片74LS210构成一个模25计数器，要求用二种方法实现。74LS210的功能表见表题9.13。
解：（1）将两片74LS210先接成100进制，再实现25进制。
（2）由5×5实现
9.20 已知逻辑图和时钟脉冲CP波形如图9.20所示，移位寄存器A和B均由维持阻塞D 触发器组成。A寄存器的初态Q4A Q3A Q2A Q1A=1010，B寄存器的初态Q4B Q3B Q2B Q1B=1011，主从JK的初态为0，试画出在CP作用下的Q4A、Q4B、C和Q D端的波形图。
CP
题9.20图
解：各端波形如图所示：
CP
Q
4A
Q
4B
C
Q
D
9.26 试求101序列信号检测器的状态图，检测器的功能是当收到序列101时输出为1，并规定检测的101序列不重迭，即：
X：010*******
Z：0001000001
S,
解：设初始状态为
0 Array
S：表示接收到一个“1”时的状态
1
S：表示接收到一个“0”时的状态
2
S：表示接收到第二个“1”时的状态
3
状态图为：
9.35 用JK 触发器设计具有以下特点的计数器：
（1）计数器有两个控制输入C 1和C 2，C 1用以控制计数器的模数，C 2用以控制计数的增减；
（2）若C 1=0，计数器模=3；如果C 1=1，则计数器模为4； （3）若C 2=0，则为加法计数；若C 2=1则为减法计数。 作出状态图与状态表，并画出计数器逻辑图。 解：由题意可知共需4个状态，状态图为：
状态表为：
×
11121010000010011000100010101110110010011111100110001110011
1
01
n n n n C C Q Q Q Q ++⨯
⨯⨯⨯得次态卡诺图为：