第11章 Verilog仿真验证 EDA Verilog 课件

11.7 仿真激励信号的产生
2.方法二
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11.8 Verilog TestBench（测试基准）
11.8 Verilog TestBench（测试基准）
11.9 Verilog数字系统仿真
习题
11-1 简述Verilog仿真流程。 11-2 试举例说明$display、$monitor、$strobe之间的差别。$time与 $stime有什么差别？ 11-3 试用UDP构建3选1多路选择器。 11-4 如何生成时钟激励信号？什么是TestBench？ 11-5 如何使用Verilog语句生成异步复位激励信号和同步复位激励信号？ 11-6 试使用基本元件构成一位全加器。 11-7 试说明fork-begin与begin-end的区别。 11-8 编写一个Verilog仿真用程序，产生一个reset复位激励信号，要求 reset信号在仿真开始保持低电平，过10个时间单位后变高电平，再过100 个时间单位，恢复成低电平。 11-9 编写一个用于仿真的时钟发生Verilog程序，要求输出时钟激励信号 clk，周期为50ns。 11-10 试探索用多种方式在仿真时实现如同习题11-8所描述的时钟激励信 号。
11.6.2 fork-join块语句
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
11.6.2 fork-join块语句
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
3. 编译仿真文件
11.2 使用ModelSim进行仿真
3. 编译仿真文件
11.2 使用ModelSim进行仿真
3. 编译仿真文件
11.2 使用ModelSim进行仿真
4. 装载仿真模块和仿真库
5. 执 行 仿 真
11.2 使用ModelSim进行仿真
5. 执行仿真
11.2 使用ModelSim进行仿真
2. pmos、nmos、rnmos和rpmos
3. cmos和rcmos
4. tran和rtran
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法 5. tranif0、rtranif0、tranif1和rtranif1
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
实验
11-1 在ModelSim上进行4位计数器仿真 (1) 实验目的：熟悉 ModelSim的Verilog仿真流程全过程，学习简单时序 电路的仿真。 (2) 实验内容1：首先利用 ModelSim完成4位计数器（例11-1）的文本编辑 输入(cnt4.v)和编译、仿真等步骤（除了输入程序外，其他步骤可以按照 11.2节内容进行），给出图11-14所示的仿真波形，仿真验证此设计的功能。 (3) 实验内容2：在 ModelSim上对cnt4.进行重新仿真，要求修改仿真激励， 把d的load值修改为4’d10，观察仿真波形结果。 (4) 实验报告：根据以上的实验内容写出实验报告，包括程序编写、软件编 译、仿真分析和详细实验过程；给出软件应用分析报告、仿真波形图及其 分析报告。 (5) 实验习题：如何修改 ModelSim的设置，使得执行run，不只是100ns， 更改为200ns？请查看 ModelSim帮助以获取方法。
11.6 Verilog其他仿真语句
11.6.3 wait语句
11.6 Verilog其他仿真语句
11.6.4 force、release语句
11.7 仿真激励信号的产生
11.7 仿真激励信号的产生
1. 方法一
11.7 仿真激励信号的产生
1. 方法一
11.7 仿真激励信号的产生
1. 方法一
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4.2 用户自定义元件 （UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
第11章 Verilog仿真验证
11.2 使用ModelSim进行仿真
11.2 使用ModelSim进行仿真
1. 启动ModelSim
11.2 使用ModelSim进行仿真
2. 建立仿真工程项目
11.2 使用ModelSim进行仿真
2. 建立仿真工程项目
11.2 使用ModelSim进行仿真
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
3. 函数$strobe和$monitor
11.3 系统任务、系统函数和预编译语句
4. 任务$finish和$stop
11.3 系统任务、系统函数和预编译语句
5. 函数$time
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
11.4.1 基本元件及其用法 1. and、nand、or、nor、xor和xnor
2. buf与not
3. bufif1、bufif0、notif1和notif0
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法 1. pullup和pulldown
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
`define 宏定义
`include 文件包含
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
11.4 基本元件与用户自定义元件（UDP）
5. 执行仿真
11.3 系统任务、系统函数和预编译语句
1. 函数$display
11.3 系统任务、系统函数和预编译语句
1. 函数$display
11.3 系统任务、系统函数和预编译语句
2. 函数$write
11.3 系统任务、系统函数和预编译语句
2. 函数$write
11.3 系统任务、系统函数和预编译语句
11.5 延时模型
11.5.1 # 延时
11.5 延时模型
11.5.2 门延时
11.5 延时模型
11.5.3 延时说明块
11.6 Verilog其他仿真语句
11.6.1 initial语句
11.6 Verilog其他仿真语句
11.6.1 initial语句
11.6 Verilog其他仿真语句