《数字逻辑与数字系统》课件第3章 时序逻辑-11
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数字电子技术之时序逻辑电路介绍课件
存储逻辑电路：具有记忆功能，输 出取决于当前输入和历史状态
时序逻辑电路的特点
STEP1
STEP2
STEP3
STEP4
存储功能：能够存储 输入信号的状态，并 在一定条件下输出相 应的信号
反馈机制：通过反馈 机制实现对输入信号 的响应和输出信号的 控制
定时功能：能够实现 对输入信号的定时控 制，并在一定条件下 输出相应的信号
设计思路：使用D 触发器构成计数器， 每个D触发器输出 连接到下一个D触 发器的输入
设计步骤：
确定触发器的个数 和类型
设计触发器的连接 方式
编写触发器的逻辑 方程
设计电路的仿真和 测试
设计结果：实现一 个4位二进制计数器， 能够正常计数并输 出正确的计数值
谢谢
设计原则
01
正确性：保证 电路的功能正 确，满足设计 要求
02
简洁性：尽量 减少电路的复 杂度，降低成 本
03
可靠性：保证 电路在各种情 况下都能正常 工作
04
灵活性：便于 修改和扩展， 适应不同的需 求
05
性能优化：提 高电路的速度、 功耗和面积等 性能指标
设计实例
设计要求：实现一 个4位二进制计数 器
04
状态图分析步骤：绘制状态图、分析状态转换、确定输出信号
05
状态图分析优点：直观、易于理解和分析复杂电路
状态表分析法
状态表：描 述时序逻辑 电路状态的 表格
状态转换： 状态表列出 了电路在各 种输入条件 下的状态转 换关系
状态方程： 描述状态转 换关系的数 学方程
状态图：用 图形方式表 示状态转换 关系的方法
组合逻辑电路与时序 逻辑电路的区别：组 合逻辑电路只对当前 的输入信号进行响应， 而时序逻辑电路对过 去的输入信号和当前 的输入信号进行响应。
时序逻辑电路的特点
STEP1
STEP2
STEP3
STEP4
存储功能：能够存储 输入信号的状态，并 在一定条件下输出相 应的信号
反馈机制：通过反馈 机制实现对输入信号 的响应和输出信号的 控制
定时功能：能够实现 对输入信号的定时控 制，并在一定条件下 输出相应的信号
设计思路：使用D 触发器构成计数器， 每个D触发器输出 连接到下一个D触 发器的输入
设计步骤：
确定触发器的个数 和类型
设计触发器的连接 方式
编写触发器的逻辑 方程
设计电路的仿真和 测试
设计结果：实现一 个4位二进制计数器， 能够正常计数并输 出正确的计数值
谢谢
设计原则
01
正确性：保证 电路的功能正 确，满足设计 要求
02
简洁性：尽量 减少电路的复 杂度，降低成 本
03
可靠性：保证 电路在各种情 况下都能正常 工作
04
灵活性：便于 修改和扩展， 适应不同的需 求
05
性能优化：提 高电路的速度、 功耗和面积等 性能指标
设计实例
设计要求：实现一 个4位二进制计数 器
04
状态图分析步骤：绘制状态图、分析状态转换、确定输出信号
05
状态图分析优点：直观、易于理解和分析复杂电路
状态表分析法
状态表：描 述时序逻辑 电路状态的 表格
状态转换： 状态表列出 了电路在各 种输入条件 下的状态转 换关系
状态方程： 描述状态转 换关系的数 学方程
状态图：用 图形方式表 示状态转换 关系的方法
组合逻辑电路与时序 逻辑电路的区别：组 合逻辑电路只对当前 的输入信号进行响应， 而时序逻辑电路对过 去的输入信号和当前 的输入信号进行响应。
《数字逻辑基础》课件
公式化简法
使用逻辑代数公式对逻辑函数进行化简，通过消去多余的项和简化 表达式来得到最简结果。
卡诺图化简法
使用卡诺图对逻辑函数进行化简，通过填1、圈1、划圈和填0的方 法来得到最简结果。
03
组合逻辑电路
组合逻辑电路的分析
组合逻辑电路的输入和输出
分析组合逻辑电路的输入和输出信号，了解它们之间的关系。
交通信号灯控制系统的设计与实现
交通信号灯简介
交通信号灯是一种用于控制交通流量的电子设备，通常设置在路口或 交叉口处。
设计原理
交通信号灯控制系统的设计基于数字逻辑电路和计算机技术，通过检 测交通流量和车流方向来实现信号灯的自动控制。
实现步骤
首先确定系统架构和功能需求，然后选择合适的元件和芯片，接着进 行电路设计和搭建，最后进行测试和调整。
真值表
通过列出输入和输出信号的所有可能组合，构建组合逻辑电路的真值表，以确定输出信 号与输入信号的逻辑关系。
逻辑表达式
根据真值表，推导出组合逻辑电路的逻辑表达式，表示输入和输出信号之间的逻辑关系 。
组合逻辑电路的设计
确定逻辑功能
根据实际需求，确定所需的逻辑功能，如与、或、非等。
设计逻辑表达式
根据确定的逻辑功能，设计相应的逻辑表达式，用于描述输入和 输出信号之间的逻辑关系。
实现电路
根据逻辑表达式，选择合适的门电路实现组合逻辑电路，并完成 电路的物理设计。
常用组合逻辑电路
01
02
03
04
编码器
将输入信号转换为二进制码的 电路，用于信息处理和控制系
统。
译码器
将二进制码转换为输出信号的 电路，用于数据分配和显示系
统。
多路选择器
使用逻辑代数公式对逻辑函数进行化简，通过消去多余的项和简化 表达式来得到最简结果。
卡诺图化简法
使用卡诺图对逻辑函数进行化简，通过填1、圈1、划圈和填0的方 法来得到最简结果。
03
组合逻辑电路
组合逻辑电路的分析
组合逻辑电路的输入和输出
分析组合逻辑电路的输入和输出信号，了解它们之间的关系。
交通信号灯控制系统的设计与实现
交通信号灯简介
交通信号灯是一种用于控制交通流量的电子设备，通常设置在路口或 交叉口处。
设计原理
交通信号灯控制系统的设计基于数字逻辑电路和计算机技术，通过检 测交通流量和车流方向来实现信号灯的自动控制。
实现步骤
首先确定系统架构和功能需求，然后选择合适的元件和芯片，接着进 行电路设计和搭建，最后进行测试和调整。
真值表
通过列出输入和输出信号的所有可能组合，构建组合逻辑电路的真值表，以确定输出信 号与输入信号的逻辑关系。
逻辑表达式
根据真值表，推导出组合逻辑电路的逻辑表达式，表示输入和输出信号之间的逻辑关系 。
组合逻辑电路的设计
确定逻辑功能
根据实际需求，确定所需的逻辑功能，如与、或、非等。
设计逻辑表达式
根据确定的逻辑功能，设计相应的逻辑表达式，用于描述输入和 输出信号之间的逻辑关系。
实现电路
根据逻辑表达式，选择合适的门电路实现组合逻辑电路，并完成 电路的物理设计。
常用组合逻辑电路
01
02
03
04
编码器
将输入信号转换为二进制码的 电路，用于信息处理和控制系
统。
译码器
将二进制码转换为输出信号的 电路，用于数据分配和显示系
统。
多路选择器
数字逻辑教学课件 数字电路3-1
1) 逻辑功能：
T 0 0 1 1
Qn 0 1 0 1
Qn+1 0 1 1
Q
Q
1T T
C1 CP
0
Q
n1
T Q TQ T Q
n n
n
T
1J C1 1K
Q
Q
T＝0时，触发器维持原状
CP
T＝1时，触发器在CP作用下翻转。
2) 时序图：
CP T Q 1 2 3 4 5 6 7
初始状态为0
Y3
Q0
n 1
Q0
n
Q0
Q1
n
Q1
n 1
Q1
n
Q2
n 1
Q2
1
Q3
n 1
Q2 Q3
n 1 n b 电路如图,其中完成 Q Q A 的电路是________ 。
A CP
D Q
Q
J Q CP A K Q
Q n 1 AQ n
A CP
a
Q n 1 J Q n K Q n Q n AQ n Q n A
2. 负边沿JK触发器
1) 状态方程：
Q
n1
J Q KQ
n
n
J＝K＝0时，具有维持功能； J＝K＝1时，具有状态翻转功能。
J K 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0
2) 状态表：
0 0 0 0 1 1 1 1
3) 状态图
S Q R Q d
b
T Q
Q
CP A
c
n 1 n n n n Q n 1 T Q n T Q n A Q n A Q n Q n A Q n Q S RQ Q AQ Q
T 0 0 1 1
Qn 0 1 0 1
Qn+1 0 1 1
Q
Q
1T T
C1 CP
0
Q
n1
T Q TQ T Q
n n
n
T
1J C1 1K
Q
Q
T＝0时，触发器维持原状
CP
T＝1时，触发器在CP作用下翻转。
2) 时序图：
CP T Q 1 2 3 4 5 6 7
初始状态为0
Y3
Q0
n 1
Q0
n
Q0
Q1
n
Q1
n 1
Q1
n
Q2
n 1
Q2
1
Q3
n 1
Q2 Q3
n 1 n b 电路如图,其中完成 Q Q A 的电路是________ 。
A CP
D Q
Q
J Q CP A K Q
Q n 1 AQ n
A CP
a
Q n 1 J Q n K Q n Q n AQ n Q n A
2. 负边沿JK触发器
1) 状态方程：
Q
n1
J Q KQ
n
n
J＝K＝0时，具有维持功能； J＝K＝1时，具有状态翻转功能。
J K 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0
2) 状态表：
0 0 0 0 1 1 1 1
3) 状态图
S Q R Q d
b
T Q
Q
CP A
c
n 1 n n n n Q n 1 T Q n T Q n A Q n A Q n Q n A Q n Q S RQ Q AQ Q
数字逻辑2011PPT课件
第27页/共120页
例 将(53)10转换成二进制数 解：
2 53
2 26 2 13 26 23 21 0
余数
1 最低位（LSB） 0 1 0 1 1最高位（MSB）
即：(53)10=(110101)2
第28页/共120页
⑵ 小数部分的转换——乘权取整
小数部分的转换是采用基数乘法进行的。即：用
该小数乘目的数制的基数，第一次乘的结果的整数部
常见的十进制编码
第10页/共120页
1.0 数字信号和数字电路
数字信号和模拟信号
电
模拟信号
幅度随时间连续变化 的信号
子
电
例：正弦波信号、锯齿波信号等。
路
中
数字信号 幅度不随时间连续变
的
化,而是跳跃变化
信
号
计算机处理的信号：时间和幅度都不连
续,称为离散变量
第11页/共120页
模拟信号 数字信号
V(t)
t
高电平
低电平 上升沿
0
6 0110 6
6 12 1100 14 C
1 0001 1
1
7 0111 7
7 13 1101 15 D
2 0010 2 2 8 1000 10 8 14 1110 16 E
3 0011 3 3 9 1001 11 9 15 1111 17 F
4 0100 4 4 10 1010 12 A 16 10000 20 10
例
6 10 0110 8421BCD
⑵．2421码
2421码是一种有权码，其四位二进制由高到低分
别代表2、4、2、1。
例 ：610 1 100 2421
第34页/共120页
例 将(53)10转换成二进制数 解：
2 53
2 26 2 13 26 23 21 0
余数
1 最低位（LSB） 0 1 0 1 1最高位（MSB）
即：(53)10=(110101)2
第28页/共120页
⑵ 小数部分的转换——乘权取整
小数部分的转换是采用基数乘法进行的。即：用
该小数乘目的数制的基数，第一次乘的结果的整数部
常见的十进制编码
第10页/共120页
1.0 数字信号和数字电路
数字信号和模拟信号
电
模拟信号
幅度随时间连续变化 的信号
子
电
例：正弦波信号、锯齿波信号等。
路
中
数字信号 幅度不随时间连续变
的
化,而是跳跃变化
信
号
计算机处理的信号：时间和幅度都不连
续,称为离散变量
第11页/共120页
模拟信号 数字信号
V(t)
t
高电平
低电平 上升沿
0
6 0110 6
6 12 1100 14 C
1 0001 1
1
7 0111 7
7 13 1101 15 D
2 0010 2 2 8 1000 10 8 14 1110 16 E
3 0011 3 3 9 1001 11 9 15 1111 17 F
4 0100 4 4 10 1010 12 A 16 10000 20 10
例
6 10 0110 8421BCD
⑵．2421码
2421码是一种有权码，其四位二进制由高到低分
别代表2、4、2、1。
例 ：610 1 100 2421
第34页/共120页
时序逻辑电路ppt课件PPT学习教案
2021/8/13
24
（2）顺序负脉冲
第24页/共114页
2021/8/13
25
5.2 二进制计数器
5.2.1 异步二进制计数器 5.2.2 同步二进制计数器
第25页/共114页
2021/8/13
26
5.2 二进制计数器
计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
出 Q1 Q2
Q3
0
1
0000
1
1
1000
2
0
1100
3
1
0110
4
0
1011
5
0
0101
6
0
0010
7
0
0001
8
0
0000
第13页/共114页
2021/8/13
14
④ 时序图
2021/8/13
并行图5输-5出 4位右移位寄存器时序图
第14页/共114页
串行输出
15
（2）左移位寄存器
串行 输入
2021/8/13
图5-4 4位右移位寄存器
第12页/共114页
同步时序 逻辑电路
13
② 工作过程
指③逐位状将依态数次表码输11入01）右。移串行输入给寄存器（串行输入是
在接收数表码5-前2 ，4从位右输移入位端寄输存入器状一态个表负脉冲把各触
发器置为0状态（称为清零）。
数字逻辑与数字系统之时序逻辑电路【可编辑PPT】
5.2.1 寄存器 一. 寄存器 1. 寄存器的定义 — 能够暂存数据的部件。
寄存器的功能 — 接收、存放、传送数据。 寄存器的组成 — 触发器及门电路。 说明：对寄存器中的触发器只要求它具有置1、
置0的功能即可，因而无论用何种类型的 触发器都可组成触发器。
2. 寄存器的种类 1）并行输入寄存器
输入数据可同时送入寄存器内。
3）功能 这是一种功能较齐全的移位
寄存器，具有清零、左移、右移、 并行加载、保持五种功能。
保— 持 Q0n1Q1n1Q2n1Q3n1Q0nQ1nQ2nQ3n
并行— 加 Q0n载 1Q1n1Q2n1Q3n1D0D1D2D3
4）用74194实现左移、右移及
并行加载。
右移串出
数据
Q0 DIR
DIL
Q1 Q2 Q3S1 74LS194 S0
1/0 0/0
并每当转换为10状态（最大数）时，输出Z=1。
10
图5.2.5 例5.2.1完整的状态图
当X=1时，按照减1规律从10→01→00→10循环变化， 并每当转换为00状态（最小数）时，输出Z=1。
所以该电路是一个可控的3进制计数器。
三、异步时序逻辑电路的分析举例
例5.2.2：试分析图5.2.7所示的时序逻辑电路
1K& R
FF2
Q 1J& C1 1K& R
Q1
FF1 Q 1J
C1 1K R
Q0
1 FF0
Q 1J C1 1K R
分析状态图可见：
CP计数脉冲 CR 清零脉冲
FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。
FF1 ： 当 Q0=1 时 ， 来 一 个 CP ， 向 相 反 的 状 态 翻 转 一 次 。 所 以 选
寄存器的功能 — 接收、存放、传送数据。 寄存器的组成 — 触发器及门电路。 说明：对寄存器中的触发器只要求它具有置1、
置0的功能即可，因而无论用何种类型的 触发器都可组成触发器。
2. 寄存器的种类 1）并行输入寄存器
输入数据可同时送入寄存器内。
3）功能 这是一种功能较齐全的移位
寄存器，具有清零、左移、右移、 并行加载、保持五种功能。
保— 持 Q0n1Q1n1Q2n1Q3n1Q0nQ1nQ2nQ3n
并行— 加 Q0n载 1Q1n1Q2n1Q3n1D0D1D2D3
4）用74194实现左移、右移及
并行加载。
右移串出
数据
Q0 DIR
DIL
Q1 Q2 Q3S1 74LS194 S0
1/0 0/0
并每当转换为10状态（最大数）时，输出Z=1。
10
图5.2.5 例5.2.1完整的状态图
当X=1时，按照减1规律从10→01→00→10循环变化， 并每当转换为00状态（最小数）时，输出Z=1。
所以该电路是一个可控的3进制计数器。
三、异步时序逻辑电路的分析举例
例5.2.2：试分析图5.2.7所示的时序逻辑电路
1K& R
FF2
Q 1J& C1 1K& R
Q1
FF1 Q 1J
C1 1K R
Q0
1 FF0
Q 1J C1 1K R
分析状态图可见：
CP计数脉冲 CR 清零脉冲
FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。
FF1 ： 当 Q0=1 时 ， 来 一 个 CP ， 向 相 反 的 状 态 翻 转 一 次 。 所 以 选
数字逻辑和数字系统 时序逻辑161页PPT
5
输入RD=1, SD=1时
保持！
若原状态：Q1 Q0 若原状态：Q0 Q1
Q0 0
& a
1Q 1 &
b
Q1 1
& a
0Q 0 &
b
1 RD 1 0 SD 1 输出保持原状态：
Q1 Q0
1 RD
01
SD 1
输出保持原状态：
Q0 Q1
6
输入RD=0, SD=0时
Q1
1Q
&
&
a
b
0 RD
SD 0
输出：全是1
Qn+1=f（Qn，X） 其中X为输入集合。
2
4、基本 RS 触发器
反馈
Q
反馈 Q 两个输出端
&
&
a
b
两个输入端
RD
SD
正是由于引入反馈，才使电路具有记忆功能 ! 3
输入RD=0, SD=1时
若原状态：Q0 Q1
Q1 1
& a
0Q 0 &
b
置“0”！
若原状态：Q1 Q0
Q0 1
& a
1Q 0 &
按是否有时钟分:（1）没有时钟输入端的基本触发器；
:
（2）有时钟输入端的时钟触发器。 1
按功能分：有R-S触发器、D型触发器、JK触发器、 T型等； 按触发方式划分：有电平触发方式、主从触发方式 和边沿触发方式 。
3、几个术语和符号 现态：Qn，Q n
次态：Qn+1，Q n 1 次态方程（状态方程、特征方程）：
b
0 RD 0
1 SD 1
数字逻辑与数字系统课件
=AB+ABC=AB+C 配项法：利用A=A(B+B)配项，消去其他项的变量。 例10: F=AB +AC+BC=AB+AC+ (A+A) BC
=AB+ABC+AC+ABC=AB+AC
化简要求:
1、逻辑表达式最简 2、逻辑运算关系统一
最简与-或表达式： 乘积项最少且乘积项中变量因子最
少。
1.4 卡诺图
Y 3、并行数据转换成
D3
11
串行数据
74153 双四选一MUX 74151 八选一MUX
三、数据选择器应用 1、信号选择控制 2、改变信号传输发式 多路并行数据分时顺序输出,转换成串行数据。
数字信号的传输方式： 并行方式----------一个信息（byte or word）的n 位数符同时传输，传输速率较高。需要n条信号 线和一条公共接地线。 串行方式----------一个信息的n位数符以统一的 时钟周期按位序依次传输，传输速率较低。只要 一条信号线和一条公共接地线。可以采用移位时 钟脉冲或依约定的速率传输
逻辑门输出低电平时电流从输出端流出，有最大值限制
IOLmax。
5、 输出能力（扇出系数N）
逻辑门输出端可以最多连接其他门输入端的个数
低电平扇出：NL= IOLmax/ IIL
高电平扇出： NH= IOHmax/ IIH
NL < NH
6、 平均传输延迟时间(tpd)4、基本型号：74139（双2：4线译码器） 2位码输入，4个开关量输出，一个低电平有效的使能G 74138（3:8线译码器） 3位码输入，8个开关量输出，三个使能控制：EN=G1G2AG2B；
3、实现单输出组合逻辑函数（函数发生器）。 方法：
=AB+ABC+AC+ABC=AB+AC
化简要求:
1、逻辑表达式最简 2、逻辑运算关系统一
最简与-或表达式： 乘积项最少且乘积项中变量因子最
少。
1.4 卡诺图
Y 3、并行数据转换成
D3
11
串行数据
74153 双四选一MUX 74151 八选一MUX
三、数据选择器应用 1、信号选择控制 2、改变信号传输发式 多路并行数据分时顺序输出,转换成串行数据。
数字信号的传输方式： 并行方式----------一个信息（byte or word）的n 位数符同时传输，传输速率较高。需要n条信号 线和一条公共接地线。 串行方式----------一个信息的n位数符以统一的 时钟周期按位序依次传输，传输速率较低。只要 一条信号线和一条公共接地线。可以采用移位时 钟脉冲或依约定的速率传输
逻辑门输出低电平时电流从输出端流出，有最大值限制
IOLmax。
5、 输出能力（扇出系数N）
逻辑门输出端可以最多连接其他门输入端的个数
低电平扇出：NL= IOLmax/ IIL
高电平扇出： NH= IOHmax/ IIH
NL < NH
6、 平均传输延迟时间(tpd)4、基本型号：74139（双2：4线译码器） 2位码输入，4个开关量输出，一个低电平有效的使能G 74138（3:8线译码器） 3位码输入，8个开关量输出，三个使能控制：EN=G1G2AG2B；
3、实现单输出组合逻辑函数（函数发生器）。 方法：
数字逻辑课件-第3章 组合逻辑电路
A B A & H
F
B F tpd tpd
3.3 组合电路中的竞争冒险
二、竞争现象与冒险的产生 A B C
& P2
1
& P1
&
F
A C B
B
H H
F A B BC A B BC
P2 P1 F
当A=C=1时 F B B 1 从理论上看：不论B为什么， 输出都为1
3.3 组合电路中的竞争冒险
制数的数值范围指示器，电路的 输入A、B、C、D是一位十进制数 的NBCD码，即X=8A+4B+2C+D， 要求当X≥5时，输出F=1，否则 F=0，该电路能实现四舍五入。 C
Z A BD BC A BD BC
A 1 d A 1 1 D d d D d 1 d 1 B d B C
Z
1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 1
&
&
&
&
1
a
1
b
1
c
1
d
Z ab cd bc d a b d
ab c d进
制数的数值范围指示器，电路的 输入A、B、C、D是一位十进制数 的NBCD码，即X=8A+4B+2C+D， 要求当X≥5时，输出F=1，否则 F=0，该电路能实现四舍五入。 C
Z= RYG+RG+RY
5、用与非门构成逻辑电路 Z= RYG+ RG+ RY =RYG + RG + RY = RYG • RG
1 1
1
• RY
&
F
B F tpd tpd
3.3 组合电路中的竞争冒险
二、竞争现象与冒险的产生 A B C
& P2
1
& P1
&
F
A C B
B
H H
F A B BC A B BC
P2 P1 F
当A=C=1时 F B B 1 从理论上看：不论B为什么， 输出都为1
3.3 组合电路中的竞争冒险
制数的数值范围指示器，电路的 输入A、B、C、D是一位十进制数 的NBCD码，即X=8A+4B+2C+D， 要求当X≥5时，输出F=1，否则 F=0，该电路能实现四舍五入。 C
Z A BD BC A BD BC
A 1 d A 1 1 D d d D d 1 d 1 B d B C
Z
1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 1
&
&
&
&
1
a
1
b
1
c
1
d
Z ab cd bc d a b d
ab c d进
制数的数值范围指示器，电路的 输入A、B、C、D是一位十进制数 的NBCD码，即X=8A+4B+2C+D， 要求当X≥5时，输出F=1，否则 F=0，该电路能实现四舍五入。 C
Z= RYG+RG+RY
5、用与非门构成逻辑电路 Z= RYG+ RG+ RY =RYG + RG + RY = RYG • RG
1 1
1
• RY
&
时序逻辑电路讲解ppt
Q JQ C KQ
CP
J K AQn AQn ，A与Qn是异或关系
A与Qn相同时， J K 0 Qn1 Qn 具有保持原状态功能
A与Qn不同时，J K 1 Qn1 Qn 具有计数功能
时序逻辑电路
特点:
在数字电路中,凡就是任一时刻得稳定输出不仅决定 于该时刻得输入,而且还与电路原来得状态有关者,都 叫做时序逻辑电路,简称时序电路。
3、动作特点: 在CP=1得全部时间里,输入信号 得变化都对主触发器起控 制作用,所以当CP下降沿到达时从触发器得状态不仅仅由 此时刻输入信号得状态决定,还必须考虑整个CP=1期间输 入信号得变化过程。
三、 主从RS、JK触发器
主从RS触发器 的图形符号
S
1S
Q
CP C1
R
1R
Q
主从JK触发器 的图形符号
4. 根据状态转换情况总结电路功能。
例:时序电路见下图, FF1～FF3为主从JK触发器、下降沿动作。 分析其逻辑功能。输入端悬空时等同逻辑1。
1J
Q1
C1
1K
Q1 &
FF1
1J
Q2
C1
1K
Q2
FF2
& 1J Q3 &
1
Y
C1
1K
Q3
FF3 CP
J1 Q2 • Q3
K1 1
1、驱动方程 J2 Q1
RD
0–t1： RD=0、 SD=1
Q=1、Q=0
SD t1 t2 t3 t4 t5 t
t1–t2： RD= SD=0
保持Q=1、Q=0
t2 –t3： RD=1、 SD=0
Q
t
Q=0、Q=1
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逻辑图
功能表
输入 CLK D ↑0 ↑1
输出 Qn+1 Qn+1
01 10
功能
置0 置1
二、D触发器和Q端的波形图。
三、JK触发器
逻辑图
功能表
状态转换图
输入 CLK J K
↑ 00 ↑ 01 ↑ 10 ↑ 11
输出 Qn+1 Qn+1 Qn Qn
此 处 状 态 不 稳
三、门控SR锁存器 状态转换图
逻辑图
功能表
输入
EN S R 0×× 100 1 01 1 10 1 11
输出
Qn+1 Qn+1
Qn Qn Qn Qn 01 10 11
功能
保持 保持 置0 置1 不稳
三、门控SR锁存器
先决条件：数据信号S、R先到， 使能控制信号EN后到
【例2】门控SR锁存器中S、R、EN输入波形如图所示， 画出输出Q和Q端的波形图。
第三章 时序逻辑
3.1 锁存器 3.2 触发器 3.3 寄存器和移位寄存器 3.4 计数器 3.6 同步时序逻辑分析 3.7 同步时序逻辑设计
时序逻辑与组合逻辑
• 组合逻辑电路某一时刻的输出只取决于此时刻 的输入，而和过去的状态无关。
• 时序逻辑电路某一时刻的输出不仅取决于当时 的输入，还与原来的状态有关。
四、门控D锁存器
逻辑图
功能表
输入
EN D
0× 10 11
输出
Qn+1 Qn+1
Qn Qn 01 10
功能
保持 置0 置1
状态转换图
四、门控D锁存器
先决条件：数据信号D先到， 使能控制信号EN后到
【例3】门控D锁存器中D、EN输入波形如图所示，画出 输出Q和Q端的波形图。
3.2 触发器
引入
锁存器虽然能记忆一位二进制数，但接受的输入数据是在 允许使能信号EN控制下进行。存在当EN受干扰（开关变 化），保存数据生变的问题。触发器则是按边沿方式工作。 触发器是一种同步双稳态器件。 同步是指触发器的记忆 状态按时钟脉冲(CLK)规定的起动指示点(脉冲边沿)来改 变。
逻 辑 符 号
一、SR触发器 逻辑图
功能表
输入 CLK S R
× 00 ↑ 01 ↑ 10 ↑ 11
输出 Qn+1 Qn+1 Qn Qn
01
10 11
功能
保持 置0 置1 不稳
一、SR触发器
【例4】SR触发器中S、R和CLK输入波形如图所示，画 出输出Q和Q端的波形图。
二、D触发器 状态转换图
01
10 Qn Qn
功能
保持 置0 置1 交替
特征方程
三、JK触发器
逻辑图（带强置输入端） 异步输入
逻辑符号
三、JK触发器
【例6】74HC112负沿JK触发器的输入波形如图所示， 画出输出端Q的波形图。
作业
3-3、3-5
3-3. 已知JK信号如图所示，请画出负边 沿JK触发器的输出波形。设触发器的初 态为0。
• 因此记忆元件(Memory Devices)是时序逻辑 电路的基本元件。
• 这种记忆元件包括锁存器或触发器。
3.1 锁存器
一、基本特性
锁存器具有两个稳定的物理状态，能记忆1位二进制数。 （１）有两个互补的输出端Q和Q。 （２）有两个稳定状态： “1”状态：（Q=1，Q=0）
“0”状态：（Q=0，Q=1） （３）在输入信号的作用下，锁存器可以从一个稳定状态 转换到另一个稳定状态。
3-5. 写出图中各触发器次态方程，并按 所给的CLK信号，画出各触发器的输出 波形（设初态为0）。
逻 辑 符 号
二、基本SR锁存器
74LS279
逻辑图
功能表
输入
SR 00 01 10 11
状态转换图
输出
Qn+1 Qn+1 11 10 01 Qn Qn
功能
不稳 置1 置0
保持 特性方程
二、基本SR锁存器
约束条件：S+R=1
【例1】基本SR锁存器中S和R输入波形如图所示，画出 输出Q和Q端的波形图。