放大器英文的中文翻译

摘要电子产品应用的领域数字化增长,从电信系统到消费电子电器,需要高采样率的模拟-数字转换器(ADC),更高的分辨率,和更低的能耗。

通过提供更快的设备和允许在一个给定的硅区域实现更复杂的功能，集成电路技术部分的发展有助于满足这些需求,但同时带来了新的挑战,其中最重要的是降低电源电压。

基于开关电容(SC)技术,线性架构已经成功利用CMOS技术实现高速高精度ADC的特点。

分析电源电压的和技术扩展SC电路的影响被进行 ,并且它表明有超过几代技术的收益可以被预计。

运算放大器是一个在SC电路中的中央构建模块，从而比较了拓扑结构和低电压能力。

众所周知,标准形式的SC技术不适合很低的供应电压,主要是因为开关控制电压不足。

两个低压更改被调查：开关启动和切换运算放大器(OS)技术。

都提出了改进电路结构。

两个ADC原型使用这样的技术,而引导开关是利用在其他三个原型。

ADC是前端取样保持(S / H)的不可分割的一部分电路。

在高频信号下的线性度主要是由开关利用率决定的。

S / H的架构被再次重现,并且依靠开——合的方法切换线性度被研究和应用于两个原型。

另一个重要的参数是采样时钟抖动,它被精确设定的时钟生成和缓冲分析且最小化。

使用并行法可以增加ADC的转换量。

在双路采样技术电路级,这是一种论证方法。

这被应用于S / H电路和一个线性ADC。

双向采样的非理性分析被呈现。

在系统中并行性被利用在一种时间交叉 ADC。

并行信号路径的不匹配产生了错误,因为消除这一有干扰的采样电路和数字偏移校准已经发达。

总共七个原型被提出:两个双路采样 S / H电路,一个时间交叉ADC,一个IF-sampling self-calibrated连续ADC,电流舵DAC 限变器,和两个连续ADC使用了这样的技术。

*关键词:模拟集成电路、模拟数字转换、BiCMOS,开——合开关,CMOS,双路采样,IF-sampling,低电压,运算放大器,连续模拟-数字转换器,取样保持的电路,开关电容,运算放大器开关时间交叉。

介绍四十年来集成电路的发展一直遵循摩尔定律,根据这，硅的每平方毫米的晶体管数量每18个月翻一番。

同时晶体管变得更快,这使得在数字电路中的时钟频率不断增加成为可能。

这一趋势似乎将持续至少几个十年也不会放缓。

因此,在不久的将来，数字电路的处理能力将继续加速增长。

对模拟电路而言，技术的改革并不一定是有益的。

因此,有一种从模拟范围到数字范围去改变信号处理功能的趋势,这改变,除了允许更高级别的精度,提供了能耗和硅范围节省法,增加鲁棒性,加速了设计流程,带来了灵活性和可编程性,增加了重复使用设计的可能性。

在许多应用程序中系统的输入和输出信号本质上是模拟信号,为防止呈现全数字,至少需要一个模拟和数字之间的转换接口。

通常情况下,在端口处移动模拟-数字边界可增加比特率。

在电信系统中，提高比特率的趋势是基于使用广泛的带宽和更高的信噪比。

同时在许多应用程序中的无线电架构涉及对软件定义无线电，主要特点之一是模拟-数字转换的边界接近天线。

由于这些趋势,因此迫切需要数据转换器提高转化率和决议。

这需求性能的一部分和进化技术同时更新,但往往需求高于可提供的能力。

因此,对,电路设计和创新仍有空间和需要。

集成级别增加会引出更小的芯片系统,最终目标是一个单芯片解决方案,系统芯片(SoC)。

这意味着模拟和数字电路必须合成在同一个硅片上,在模拟电路设计上带来了附加的挑战,如混合信号问题和技术选择的限制。

数据转换器本质上是混合信号电路且面临规模较小,甚至没有SoC同样的挑战。

此外,科技的发展推动了微处理器行业,因此模拟的发展方向并不总是最好的。

然而,最近的无线电信设备市场的快速增长促进了先进的混合信号技术的发展,如硅锗模块 BiCMOS。

数据转换器设计的主要挑战是降低电源电压，在金属氧化物半导体设备的短渠道影响,混合信号问题,设计和仿真工具的发展,和可测试性。

在模拟-数字转换器(ADC)中,他们要求采样线性、转化率,高分辨率,功耗越来越紧同时满足需要。

在ADC中，这项工作集中于低电压问题，通过搜索和开发适应当今和未来的低电压技术和电路结构。

在并行,增加对ADC的要求已经被列举，高线性度采样技术和应用ADC 的原型的能力。

A / D转换器* 1 A / D转换模拟数字(A / D)转换可以分为两个不同的操作:采样和量化。

抽样将连续时间信号转换成相应的离散时间信号,而量化将连续的振幅分布转换成一组离散的水平线,这可以用数字代码表示。

一些A / D转换器(ADC)架构,例如,Flash可以同时执行取样和量化,在某些ADC中,针对直流信号,不需要取样。

然而,在高性能ADC中采样和量化通常被分开，让让两个任务的电路更加完美。

此外,许多ADC的性能架构不一定需要一个单独的采样电路,通常可以通过添加一个采样电路来改进。

取样操作已经在第三章讨论，并且S / H电路的架构将在第五章进行调查。

在本章的其余部分更详细地研究了量化操作和介绍最常见的高速ADC架构。

还有一个偏见是最适合CMOS技术的架构。

此外,重点是高速和中到高的分辨率ADC(8位或更多)。

过采样ADC不在讨论之列。

* 2 Flash ADCFlash ADC,这是最快、最简单的一个ADC架构。

与同等数量的比较器相比，它执行2 n−1水平的量化。

比较器的参考电压使用电阻值阶梯生成,确定满量程信号范围的正面(VREF +)和负面(VREF−)参考电压被连接。

比较器的输出一起形成2 n−1位代码,下面的比较器的参考值超过信号值的所有的位是一,而上面的部分的位都是零。

这种所谓的温度计代码被转换为N-bit二进制字逻辑电路,它也可以包含函数以消除一些错误(泡沫)。

由于输入信号是直接连接到比较器的输入,Flash架构是非常快,速度被比较器限制。

因此,最快报道ADC就是实现这个架构。

Flash ADC也有少量延迟，一般是一到两个时钟周期。

允许它用于反馈应用程序(如控制回路)。

Flash ADC的最突出的缺点是比较器的数量随位的增加呈指数增长。

比较器数量的增加也增加电路的面积,以及能源消耗。

因此,非常高分辨率Flash ADC是不切实际的;典型解决方法是使用七位或以下。

限制了分辨率和速度的其他问题包括非线性输入电容、位置无关的参考节点时间常数,比较器的非相干时间在大部分区域布局和比较器补偿。

管理自动零补偿利用率通常是必要的。

或者,通过结合平均（45，46）分布式前置可以减少偏移和输入电容,也可能是插值(47),都可以视为在前一节中讨论的信号预处理的范例。

一般每个比较器被通过平均电阻网络输出耦合到相邻的输出的前置放大器置前。

因此,比较器的输入信号不是由单独前置放大器产生的,但是它是一个小区域的前置放大器的平均输出的加权平均。

比较器是由前置放大器增益抵消的，前置放大器抵消是所有的参与放大放大器的平均随机抵消补偿。

并不是每一个比较器需要有自己的前置放大器;相反,一些(通常每隔或四分之三的)放大器可以被消除，丢失的信号通过插值生成。

平均和插值都没有减少比较器的数量,因此它并不显著向更高的分辨率延长flash架构。

最近,Flash ADC的主要应用程序已经存在于磁盘驱动器只读通道电路和局域网接口。

通常,6位的几百兆赫采样率的分辨率是必需的。

甚至千兆赫速率似乎在最先进的CMOS技术范围内(48，49)。

* 3 局限性和改进此体系结构中的一个著名问题是重叠的内部信号的频率远高于输入信号的频率。

性能结果通常开始降低，信号频率相对较低。

这个问题可以通过使用一个S / H电路转换器来缓解,然而,这样往往会削弱速度优势。

在分布式跟踪和保持[54]每个差分对的相同放大器都有自己的前置放大器，比起前端S / H电路，跟踪和保持具有较宽松的规格。

其结果以较高的速度可以实现。

重叠和内嵌架构最初是因为双极技术的发展，由于良好的VBE匹配和双极型晶体管的高跨导实现精确的开环电路是理想的。

另一方面，在MOS晶体管的偏置电压是增加分辨率的主要障碍。

因此，如均值[46，55]和自校准[56]技术被用于减少偏移灵敏度。

重叠可以在许多级联电路里被实施，最小化每阶段重叠[46，55]的数量。

因此，连接到输入的差分对的数量被减少，这使得晶体管的偏置到一个更大的开源电压，它通过增加跨导增加的速度。

容性负载也减少了，从而使电路速度额外增加了。

折叠和内嵌体系结构的采集量能够得到改善，在延迟的时间消耗上，通过使用流水线操作，通过组合级联重叠与分布式T / H作为[57]和[56]的论证来实现。

这两种设计中也使用子区域，以减少重叠的数目。

折叠和内嵌ADC的分辨率被设定为8-10位范围和从几十兆赫到一百兆赫的采样率。

高达400 MS / s的采样率已经达到[58] - 是6位分辨率。

虽然， CMOS的分辨率被限制在10位，但有一个例外[56]，它使用背景自校准以便取消折叠放大器的偏移量。

折叠放大器结构是基于不允许低的电压运行的微分组，因为在输入信号摆动的顶部它需要至少VT +2Vdsat对。

因此，许多在参考文献中描述的ADC中使用5伏电源，且不低于3伏特。

运算放大器运算放大器是一种广泛在许多类型的模拟电路中使用的构建块。

通常，第一次面临技术上的限制点，当试图提高速度或减少电路能量的功耗，。

在SC技术和在此基础上的流水线ADC中，运算放大器是一个核心组成部分。

运算放大器的设计方法和各种电路拓扑结构已经被彻底覆盖在许多教科书中。

因此,在此背景下提供一个全面的研究止于当前的用途;事实上这是不可能的。

相反,本章试图专注于低压、高速与现代集成电路技术的设计。

SC电路中运算放大器的要求被重新重视。

最重要的和适合的电路拓扑结构的优点和缺点进行了比较。

*1 输出电压范围运放的输出电压范围，如已在第2章所讨论的，对信号与噪声的比例产生重大影响。

因此，在低电压和高解析度的应用中最大限度地提高电压摆幅是特别重要的。

不幸的是，具有较高的信号摆幅的输出级通常不能提供非常高的输出阻抗，从而提高运算放大器级的数量。

由于输出级的电流源不能被最优地大小为低噪音，高输出摆幅也可能增加噪声。

全差分运算放大器输出端的共模电压电平不会被自动确定。

为了将其设置到希望的水平（通常在电源电压的中间）必须使用一个共模反馈（CMFB）电路。

*2 输入共模范围运放的输出电压范围，如已在第2章所讨论的，对信号与噪声的比例产生重大影响。

因此，在低电压和高解析度的应用中最大限度地提高电压摆幅是特别重要的。

不幸的是，输出级具有较高的信号摆幅通常不能提供非常高的输出阻抗，这样提高了运算放大器的放大量。

高的输出摆动幅度可能增加干扰。

因为输出的电流源不能被最优为低噪音。

全差分运算放大器输出端的共模电压电平不会被自动确定。

为了将其设置到希望的水平（通常在电源电压的中间），必须使用一个共模反馈（CMFB）电路。