寄存器实验

sel00,sel01,sel10,sel11:out std_logic
);
end component;
component R4_to_1 is
port(
input0,input1,input2,input3:in std_logic_vector(3downto 0);
sel:in std_logic_vector(1 downto 0);
WHEN "0000" | "0001" | "0010" | "0100" | "0101" | "0110" => data_out <= y; --n=0时不WHEN "1000" => data_out <= y(3 DOWNTO 0) & y(0) & y(0) & y(0) & y(0); --算术左移4位
BEGIN
PROCESS (sel)
BEGIN
CASE(sel) IS
WHEN‘00’=>sel00<=‘I’,sel01<=‘0’；sel10<=‘0’；sel11<=‘0’;
WHEN‘01’=>sel00<=‘0’,sel01<=‘1’；sel10<=‘0’；sel11<=‘0’;
WHEN‘10’=>sel00<=‘0’,sel01<=‘0’；sel10<=‘1’；sel11<=‘0’;
WHEN "1100" => x := data_in(7)& data_in(7 DOWNTO 1); --算术右移1位
WHEN "1101" => x := '0' & data_in(7 DOWNTO 1); --逻辑右移1位
WHEN "1110" => x := data_in(0) & data_in(7 DOWNTO 1); --循环右移1位
WHEN"1000" => x := data_in(6 DOWNTO 0) & data_in(0); --算术左移1位
WHEN "1001" => x := data_in(6 DOWNTO 0) & '0';--逻辑左移1位
WHEN "1010" => x := data_in(6 DOWNTO 0) & data_in(7);--循环左移1位
VARIABLEx,y : STD_LOGIC_VECTOR(7 DOWNTO 0);
VARIABLEctrl0,ctrl1,ctrl2 : STD_LOGIC_VECTOR (3 DOWNTO 0);
BEGIN
IF (clock'EVENT AND clock = '1')THEN--产生控制向量ctrl
clock=>clk,
sel=>sel11,
w=>DRWr,
clr=>reset,
D=>d_input,
Q=>inp3
);
trans:t2_4 port map(
sel=>DR,
sel00=>sel00,
sel01=>sel01,
sel10=>sel10,
sel11=>sel11
);
DR_d:R4_to_1 port map(
clock=>clk,
sel=>sel01,
w=>DRWr,
clr=>reset,
D=>d_input,
Q=>inp1
);
R2:reg port map (
clock=>clk,
sel=>sel10,
w=>DRWr,
clr=>reset,
D=>d_input,
Q=>inp2
);
R3:reg port map (
现在要求在quartusII环境下完成cop2000寄存器组的设计与仿真，可以先分别设计出8位寄存器74HC574和2：4译码器，然后使用component语句和port map语句完成整体设计。
四、实验步骤设计：
（1）完成8位寄存器74HC574的设计。设计程序如下：
程序源代码
ENTITY shifter IS
PORT (
data_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入的数据
n : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位的数量
dir : IN STD_LOGIC; --移动的方向0:左1:右
kind : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
WHEN‘11’=>sel00<=‘0’,sel01<=‘0’；sel10<=‘0’；sel11<=‘1’;
WHEN OTHERS=>NULL;
END CASE;
END PROCESS;
END ARCHITECTURE dec;
（3）完成顶层寄存器组的设计，设计程序如下：
library ieee;
use ieee.std_logic_1164.all;
);
end entity;
architecture behav of registers is
signal sel00,sel01,sel10,sel11:std_logic;
signal inp0,inp1,inp2,inp3:std_logic_vector(3downto 0);
component reg is
WHEN "1001" => y := x(5 DOWNTO 0) & "00"; --逻辑左移2位
WHEN "1010" => y := x(5 DOWNTO 0) & x(7 DOWNTO 6); --循环左移2位
WHEN "1100" => y := x(7) & x(7) & x(7 DOWNTO 2); --算术右移2位
三、总的设计思想、实验原理：
Cop2000计算机组成原理实验仪是南京伟福实业有限公司开发的实验设备，为配合讲授与学习计算机组成原理课程而研制。
Cop2000具有8位字长结构，实现了8种运算功能的ALU和4个8位字长的通用寄存器，同时ALU使用两个暂存器A和W，从硬件构成上来说，其用74HC574来构成寄存器，对于A、W和4个通用寄存器R0、R1、R2、R3都是用该芯片来实现。为了实现通用寄存器写入和读出的选择，使用了两个2：4译码器。
port(
clock,sel,w,clr : in std_logic;
D:in std_logic_vector(3downto 0);
Q:out std_logic_vector(3downto 0)
);
end component;
component t2_4 is
port(
sel:in std_logic_vector(1 downto 0);
WHEN"1001" => data_out <= y(3 DOWNTO 0) & "0000"; --逻辑左移4位WHEN "1010" | "1110" => data_out <= y(3 DOWNTO 0) & y(7 DOWNTO 4); --循环左(右)移4位
WHEN "1100" => data_out <= y(7) & y(7) & y(7) & y(7) & y(7 DOWNTO 4); --算术右移4位
entity registers is
port(
clk,reset,DRWr:in std_logic;
DR,SR:in std_logic_vector(1 downto 0);
d_input:in std_logic_vector(3downto 0);
DR_data,SR_data:out std_logic_vector(3downto 0)
EN TITY decode 2_to_4_t IS
PART(sel IN STD_LOGIC_VECTOR(1DOWNTO 0)；
Sel 00,sel10,sel10,sel11 OUT STD_LOGIC);
END EN TITY decode 2_to_4_t
ARCHITE CUTURE dec OF decoder 2_to_4_t IS
实验七：寄存器实验
实验题目：寄存器实验
实验类型：设计性
一、实验目的：掌握74HC574寄存器使用方法；掌握component语句和port map语句使用方法；掌握cop2000计算机组成原理实验仪的寄存器组实现方法；能用VHDL语言完成寄存器组的设计与仿真验证。
二、实验仪器设备及实验环境：计算机组成原理实验室，微机一台，quartus II软件。
clock : IN BIT; --手动时钟PULSE
data_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --移位的结果
);
END shifter;
ARCHITECTURE behav of shifter IS