快跳频通信(收端模块)硬件设计与实现

H PIE NA /H I NT HRDY HR/ /W /HA S /H D S2 /H D S1 /HCS HBI L HCN TL1 HCN TL0 HD7 HD6 HD5 HD4 HD3 HD2 HD1 HD0 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21 A22
S? 1 2 3 4 5 6 SW DIP-6 S? 12 11 10 9 8 7
5V
R? R? RES1 R? RES1 R? RES1 RES1
SW DPST C
复 位
U? A16 A15 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 NC A16 A15 A12 A7 A6 A5 A4 A3 A2 A1 A0 DQ0 DQ1 DQ2 VSS 29EE010 29EE010 VCC /WE NC A14 A13 A8 A9 A11 /OE A10 /CE DQ7 DQ6 DQ5 DQ4 DQ3 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17
DSP
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 /IS /PS /DS /MSTRB R/W /IOSTRB READY /HOLD /HOLDA /MSC TMS /TRST TDI TDO EMU1/ /OFF EMU0 TCK
A0.. 22]
Pe = ∑C3X * P X * (1 − P )3− X = 3× (1/ 256)2 × (1 −1/ 256) + (1/ 256)3 = 4.57 ×10−5 1 1
X =2 3
1
2
3
4
5
6
7
8
D
U? HD0 1 34 HD1 2 33 HD2 3 32 HD3 4 31 5 30 6 29 7 28 8 27 9 26 1025 1124 1223 1322 1421 1520 1619 1718 HPI HPI
VCC
晶 震
C? 0.1uF
BCLK R2 BDX2 BFSR2 BDR2 BCLK X2 BFSX2 VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS CVDD CVDD CVDD CVDD CVDD CVDD CVDD DV DD DV DD DV DD DV DD DV DD
CLK 需 输 TTL OR CMOS SOURCE 要 入 NC
3 4
C? 0.01uF
R? RES1
D[ 0..15]
E2PROM
D4 D5 D6 D7
R? 15 5V R? 15
NC +VS OU TPUT NC
NC +VS OU TPUT NC
1 2 3 4
1 2 3 4
5V
R? NC - INPU T +INPU T - VS 1000 R? 467
425 R? C? 0.1uF 467
sin
CLKOUT
U? /IS A3 OR
R? 25
R? 50
R? 62
Байду номын сангаас
R? 350
AD9850 AD9850 R? 78
R? 3.9k
DDS
U?
信 输 端 号 入
1 2 3
LO GND GND HSS1
GND IF RF
6 5 4
A U?
复 位
NC - INPU T +INPU T - VS
DVCC DVCC DVCC DVCC DVCC DVCC AVCC AVCC AVCC AVCC AVCC AVCC NC 7
GND GND GND GND GND GND GND GND GND
5 6 13 14 17 35 18 21 22 24 38 39 34 AD6640
9
8
R? RES1
U? 1 2 C? 3 0.1uF 4 5 6 7 8 9 10 C? 0.1uF NC VIN1 VIN1 /MR1 /MR2 /EN SEQ GND VIN2 VIN2 NC VOUT1 VOUT1 17 PG1 /RESET 14 VUOT2 VOUT2 NC 20 19 18 VSENCE1/FB1 16 15 VSENSE2/FB2 13 12 11 C? C? C? C? C? C? CAP CAP CAP CAP CAP CAP 0.1 3.3V R? 51.05 R? 6.787K C? 0.1uF 1 2 3 4 TCK/RET 6 7 U? 1.5 TP70102 DIANYUAN B R? 30.1K R? 30.1K C? 0.1uF TMS/TRST TDI GND PD NC TDO GND 5 GND TCK GND EMU0 1 JTAG JTAG D [ 0. .15] 591 590 589 588 587 586 8 C? C? C? C? C? C? CAP CAP CAP CAP CAP 0.3
R?
1 2 3 4
Power Conv.
R? RES1
R? 750 U? AD9631 8 7 6 5 U? OP279
B
C? C? 0.1uF 0.01uF
8 7 6 5
U? D3 D2 D1 D0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 D3 D4 D2 D5 D1 D6 D0 D7 DGND DGND DVDD DVDD W-CLK RESET FQ-UD IOUT CLKIN IOUTB AGND AGND AVDD AVDD Rest DACBL QOUTB VINP QOUT VINN 28 27 26 25 24 23 22 21 20 19 18 17 16 15
R? 350
8 7 6 5 R? 127
R? 350
U? AD9631
A
NOT 5V 5V Title Size A2 Date: File: 1 2 3 4 5 6 7 25-Mar-2003 频 讯 F:\DSP\protelfiles\ 跳 通 2.ddb Sheet of Drawn By: 8 Number Revision
接收端原理图：
基带信号 射频 放大与滤波 中频 混频 A/D DDS 跳频码序列发生器 DSP 同步捕捉 显示输出
重点:算法实现 难点:同步检测
下变频
低通 AD6620 DDC
AD9220 ADC
解调
解交织 同步提取与跟踪
RS译码
DDS 产生同步跳变中频载波
PN序列发生器 DSP
硬件模块
系统参数:
VREF
/D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
R?
R?
VCC RES1 GND
R? CLK NC 33
29 63 64 65 66 67 98 32 61 31 27 82 41 38 48 71 43 36 53 73 45 35 59 74 96 97 77 78 79 94 80
U? 1 2 3 DD0 4 DD1 5 DD2 6 DD3 7 DD4 8 DD5 9 10 /OE D0 D1 D2 D3 D4 D5 D6 D7 GND VCC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 CK 20 19 18 17 16 15 14 13 12 11
A14 A13 A8 A9 A11 A10 D15 D14 D13 D12 D11
A3
D7 D6 D5 D4 D3
A[ 0..22]
/AI N
AI N
A10
E NCODE /ENCODE
A14 A13 A8 A9 A11
42 60 44 47 49 54 1 3 15 34 37 128 144 50 70 90 111 126 14 40 57 72 76 93 106 12 16 52 68 91 125 142 112 4 33 56 75 130
/IAQ /NMI /INT0 /INT1 /INT2 /INT3 /RS MP/ /MC /IACQ /BIO XF TOUT BCLKR0 BCLKR1 BCLKX0 BCLKX1 BFSR0 BFSR1 BFSX0 BFSX1 BDR0 BDR1 BDX0 BDX1 X1 X2/CLKIN CLKMD1 CLKMD2 CLKMD3 CLKOUT NC
HD4 HD5 HD6 HD7
快跳频通信系统接收端原理图（PROTEL）
U? /IS U? /IS U? U? OR NOT OR D
NOT
U?
A3
A/D Converter
A[0..22] D[0..15] D[0..15] D[ 0..15]
A17
NOT A[0..22]
A[0..22] 3.3V 92 51 55 18 13 129 127 17 62 46 39 6 HD 7 135 HD 6 124 HD 5 120 HD 4 95 HD 3 81 HD 2 69 HD 1 58 HD 0 131 A0 132 A1 133 A2 134 A3 136 A4 137 A5 138 A6 139 A7 140 A8 141 A9 5 A10 7 A11 8 A12 9 A13 10 A14 11 A15 105 A16 107 A17 108 A18 109 A19 110 A20 143 A21 2 A22 R? 33
快跳频通信（收端模块） 硬件设计与实现
课题进展情况： • 已完成: 发端硬件、软件 收端电路板改进设计 • 正在实现: 收端电路板调通 收端算法的硬件实现与改进 报告内容： 收端的硬件设计与实现 收端的同步接收检测算法实现 两种对系统性能的改进方案 1 延时锁定同步跟踪、捕捉电路设计 2 发端调制电路的一种改进方法
D[0..15] U? 99 D0 100 D1 101 D2 102 D3 103 D4 104 D5 113 D6 114 D7 115 D8 116 D9 117 D10 118 D11 119 D12 121 D13 122 D14 123 D15 22 20 21 24 23 25 19 30 28 26 89 87 86 85 84 83 88 Component_1
• • • • • • • • • • • • 信息速率：9.6kbit／s 信道速率：28.8kbit／s(1/3效率) FEC码型：RS(127，117) 跳频速率：9600跳／秒 调制制式：非相干8FSK 信道间隔：38.4kHz 跳频序列：31位gold码序列 频点数： 8-1024 系统带宽：9.83Mhz(频点数256时) 中频： 40 Mhz—49.83 Mhz 射频： 240 Mhz—249.83Mhz(暂定) 由上述参数可以估算出系统的误码性能。接收机使用3中取2的大数判 决，则在存在一个单频干扰的情况下，系统的误码率为
U? A16 A15 A12 A7 A6 A5 A4 A3 A2 A1 A0 D8 D9 D10 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 NC A16 A15 A12 A7 A6 A5 A4 A3 A2 A1 A0 DQ0 DQ1 DQ2 VSS 29EE010 29EE010 A0..22] VCC /WE NC A14 A13 A8 A9 A11 /OE A10 /CE DQ7 DQ6 DQ5 DQ4 DQ3 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17
D[ 0. .15]
D[ 0. .15]
U? 1 2 3 DD6 4 DD7 5 DD8 6 DD9 7 DD10 8 /DD11 9 10 /OE D0 D1 D2 D3 D4 D5 D6 D7 GND VCC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 CK 20 19 18 D6 17 D7 16 D8 15 D9 14 D10 13 D11 12 11
D0 D1 D2 D3 D4 D5
存 74LCX574 锁 器
存 74LCX574 锁 器
C A[ 0..22]
44 43 42 33 32 31 30 29 28 27 26 25 R? 1 2 36 37 40 41 20 16 19 15 12 11 23 R? VCC GND
晶 震
A3
5V
/D D 11 DD10 DD9 DD8 DD7 DD6 DD5 DD4 DD3 DD2 DD1 DD0