时序逻辑电路 课件
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时序逻辑电路分析(3)幻灯片PPT
第11章 时序逻辑电路分析
M/CO1 M/CO2
1/0
110 111
0/1
0/0
0/0
000 001 010
0/1
0/0
101 100 011
0/0
0/0
001
1/0
1/0
1/1
010 000 111
1/1 1/0
101
1/0
011 100 110
1/1
1/1
图 11.9 状态图
第11章 时序逻辑电路分析
第11章 时序逻辑电路分析
为进一步说明时序电路的特点，先分析图11.1（a） 给出的一个简单的时序电路。它由两部分组成：一部分 是由 3 个与非门构成的组合电路；另一部分是由T触发器 构成的存储电路， 它的状态在CP下降沿到达时发生变化。 组合电路有 3 个输入信号X、CP和Q，其中，X、CP为外 输入信号，Q为存储电路T触发器的输出；有两个输出信 号Z和T，其中Z为电路的输出，T为反馈信号，用作T触 发器的输入。由电路可以写出T触发器的驱动方程、状态 方程和电路输出Z的方程。
=(XQn+ X Q )n·CP↓
（11.3）
注意: Qn表示现态，Qn+1表示次态（新状态）。
第11章 时序逻辑电路分析
由T触发器的状态方程和输出方程， 可以画出电路的工 作波形，如图11.1（b）所示。 图中（A）和（B）是T触发 器原始状态为0时的工作波形， （C）和（D）是T触发器原 始状态为1时的工作波形。比较波形(B）和(D)可见，虽然输 入信号X和CP完全相同，但是由于T触发器的原状态不同， 输出则不同。由此可见，时序电路的输出不仅取决于当时的 输入信号X和CP，而且还取决于电路内部存储电路（T触发 器）的原状态。
10章时序逻辑电路课件
/0
010
101
/1
(b) 无效循环
32
时序图
CP Q0 Q1 Q2 Y
33
⑤ 电路功能
有效循环的6个状态分别是0～5这6个十进制数字的格雷码， 并且在时钟脉冲CP的作用下，这6个状态是按递增规律变 化的，即：
000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法计数器。当 对第6个脉冲计数时，计数器又重新从000开始计数，并产 生输出Y＝1。
4
10.2.1 基本RS触发器
❖ 用或非门实现的基本RS触发器
（a）逻辑图
（b）逻辑符号
G1
S
≥1
Qb
S
Q
输入高电平有效
≥1
R
Qa
R
G2
由逻辑图可得逻辑表达式为：
Q 第55 章
（ d ）基本RS触发器的动作特点
在基本RS触发器中，输入 信号直接加在输出门上，所 以输入信号在全部作用时间 里（即：S或R为1的全部时间） 都能直接改变输出端Q和Q的 状态。
K2 Q1n K1 Q0n K0 Q2n
调题图
29
② 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
QQ12nn
1 1
J 2Q2n J1Q1n
K2Q2n Q1nQ2n Q1nQ2n Q1n K1Q1n Q0nQ1n Q0nQ1n Q0n
上升沿触发有效
Q
Q
1J C1 1K
J CP K
下降沿触发有效
16
10.3．同步时序逻辑电路的分析方法
任一时刻的输出信号不仅取决于此时刻的输入信号， 而且取决于上一个时刻的输出状态。
第六章时序逻辑电路-PPT精选.ppt
数据预置 ： 设A3A2A1A0 ＝ 1011 ，
在存数脉冲作用下，也有 Q3Q2Q1Q0 ＝ 1011 。
四位串入 - 串出的左移寄存器
数据预置
A3
A2
A1
A0
存数 脉冲
LOAD
&
&
&
&
串行 1 SD0
1
1
0
输出
Q
3
D
Q2 D
Q1 D
Q0 D
Q
清零
Q
脉冲 RD
Q
Q
CP 移位
CLR
脉冲
下面将重点讨论 兰颜色的 那部分电路的工作原理。
四位串入 - 串出 四位串入 - 串出 的右移寄存器： 的左移寄存器：
D0 ＝ Q1 D1 ＝ Q2 D2 ＝ Q3
D0 ＝ L D1 ＝ Q0 D2 ＝ Q1
D3 ＝ R
D3 ＝ Q2
S＝0 时， 也能够实现左移 , 方案可行 !
D0 = SL ＋ SQ1 = 1·L + 0·Q1 = L
D1 = SQ0 ＋ SQ2 = 1·Q0 + 0·Q2 = Q0 D2 = SQ1 ＋ SQ3 = 1·Q1 + 0·Q3 = Q1 D3 = SQ2 ＋ SR = 1·Q2 + 0·R = Q2
FF
FF
FF
FF 输出
输 并入－串出 入 多个输入端，一个输出端
输
出
FF
FF
FF
FF
输 并入－并出 入 多个输入端，多个输出端
1. 四位串入 - 串出的左移寄存器
数据预置
A3
A2
A1
&
数字电子技术时序逻辑电路PPT
CP0 CP0 CP1 CP3 Q0 CP2 Q1
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
EDA课件-时序逻辑电路
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课堂练习： 课堂练习： 设计异步清零D触发器 用VHDL设计异步清零 触发器。 设计异步清零 触发器。
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触发器VHDL程序（只写出了结构体） 程序（ 例2：异步清零 触发器 ：异步清零D触发器 程序 只写出了结构体） ARCHITECTURE behavl OF dff_y IS BEGIN PROCESS(clk,clr,d) BEGIN IF clr='1' THEN q<='0'; ELSIF clk'EVENT AND clk='1' THEN q<=d; END IF; END PROCESS; END behavl;
Qn
Q n +1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
× × 0 0 1 1 0 1
课堂练习： 课堂练习： 用VHDL语言设计 触发器。 语言设计RS触发器 语言设计 触发器。
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ቤተ መጻሕፍቲ ባይዱ
2．RS触发器 ． 触发器 触发器VHDL程序。 程序。 【例6-12】RS触发器 】 触发器 程序 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY rsff IS PORT(r,s:IN STD_LOGIC; q,qb:OUT STD_LOGIC); END rsff; ARCHITECTURE behavl OF rsff IS SIGNAL q_temp,qb_temp:STD_LOGIC; BEGIN PROCESS(r,s) BEGIN IF s='1'AND r='0' THEN q_temp<='0'; qb_temp<='1';
时序逻辑电路讲解ppt
Q JQ C KQ
CP
J K AQn AQn ，A与Qn是异或关系
A与Qn相同时， J K 0 Qn1 Qn 具有保持原状态功能
A与Qn不同时，J K 1 Qn1 Qn 具有计数功能
时序逻辑电路
特点:
在数字电路中,凡就是任一时刻得稳定输出不仅决定 于该时刻得输入,而且还与电路原来得状态有关者,都 叫做时序逻辑电路,简称时序电路。
3、动作特点: 在CP=1得全部时间里,输入信号 得变化都对主触发器起控 制作用,所以当CP下降沿到达时从触发器得状态不仅仅由 此时刻输入信号得状态决定,还必须考虑整个CP=1期间输 入信号得变化过程。
三、 主从RS、JK触发器
主从RS触发器 的图形符号
S
1S
Q
CP C1
R
1R
Q
主从JK触发器 的图形符号
4. 根据状态转换情况总结电路功能。
例:时序电路见下图, FF1～FF3为主从JK触发器、下降沿动作。 分析其逻辑功能。输入端悬空时等同逻辑1。
1J
Q1
C1
1K
Q1 &
FF1
1J
Q2
C1
1K
Q2
FF2
& 1J Q3 &
1
Y
C1
1K
Q3
FF3 CP
J1 Q2 • Q3
K1 1
1、驱动方程 J2 Q1
RD
0–t1： RD=0、 SD=1
Q=1、Q=0
SD t1 t2 t3 t4 t5 t
t1–t2： RD= SD=0
保持Q=1、Q=0
t2 –t3： RD=1、 SD=0
Q
t
Q=0、Q=1
常用的时序逻辑电路.ppt
• 功能 1.直接清零：当R01=R02=1，S91、 S92有低电平 时， 输出“0000”状态。与CP无关 在外部将QA和CPB连接 2.置9：当 S91= S92= 1 码计数器 时， 输出 1001 状态 构成 8421BCD CPA入QD QA出 3.计数：当R01、R02及S91、S92有低电平时，且当 在外部将QD和CPA连接 有CP下降沿时，即可以实现计数 构成5421BCD码计数器 CPB入QA QD QC QB出
二、同步十进制计数器
返回
一、同步二进制计数器
1、同步二进制加法计数器
原理：由二进制加法运算规则可知，在一个多位 二进制数的末尾加1时，若其中第i位以下各位 皆为1时，则第i位及以下各位均改变状态。 例： 1000 0111 ＋ 1 —————————— 1000 1000 最低4位数都改变了状态，而高4位未改变。
目前常见的异步二进制加法计数器产品有： 4位：74LS293、74LS393、74HC393 7位：CC4024 12位：CC4040 14位：CC4060
二、异步十进制计数器
构成思想：如何使4位二进制计数器在计数过程中跳过 从1010到1111六个状态。
优点：结构简单
缺点：工作频率低；电路 状态译码时存在竞 争—冒险现象。
74ls75真值表输入输出cp1中规模寄存器74ls751中规模寄存器74ls752中规模寄存器74ls1752中规模寄存器74ls175四个维持阻塞d触发器构成74ls175真值表输入输出3中规模寄存器cc40763中规模寄存器cc4076异步置0输出三态控制保持cc4076ld装入数据ld保持en输出允许en74ls7574ls175cc4076均为并行输入并行输出假设4是低位寄存器1是高位寄存器由d触发器的特性方程可知
二、同步十进制计数器
返回
一、同步二进制计数器
1、同步二进制加法计数器
原理：由二进制加法运算规则可知，在一个多位 二进制数的末尾加1时，若其中第i位以下各位 皆为1时，则第i位及以下各位均改变状态。 例： 1000 0111 ＋ 1 —————————— 1000 1000 最低4位数都改变了状态，而高4位未改变。
目前常见的异步二进制加法计数器产品有： 4位：74LS293、74LS393、74HC393 7位：CC4024 12位：CC4040 14位：CC4060
二、异步十进制计数器
构成思想：如何使4位二进制计数器在计数过程中跳过 从1010到1111六个状态。
优点：结构简单
缺点：工作频率低；电路 状态译码时存在竞 争—冒险现象。
74ls75真值表输入输出cp1中规模寄存器74ls751中规模寄存器74ls752中规模寄存器74ls1752中规模寄存器74ls175四个维持阻塞d触发器构成74ls175真值表输入输出3中规模寄存器cc40763中规模寄存器cc4076异步置0输出三态控制保持cc4076ld装入数据ld保持en输出允许en74ls7574ls175cc4076均为并行输入并行输出假设4是低位寄存器1是高位寄存器由d触发器的特性方程可知
数字逻辑电路教程PPT第5章时序逻辑电路
示意图、功能表
74161功能表
74161符号
波形图
012 34 56 7
VCC QCC Q0 Q1 Q2 Q3 T LD 16 15 14 13 12 11 10 9
74LS161
1 2 34 56 7 8
Cr CP D0 D1 D2 D3 P GND
T4161(74LS161)的外引脚图
例5-5 试用74161构成八位二进制加法计数 器。
状态表 状态图
驱动方程 特性方程
状态方程
CP触发沿 时序图
概括逻辑功能
[例5-1]试分析图5-2所示时序电路的逻 辑功能。
⑴根据图5-2所示逻辑图写出的驱动方程为： 写出的输出方程为：
⑵将上式代入JK触发器的特性方程 ⑶求得状态方程：
求状态转换表和状态转换图，画波形图。 设电路的初始状态
代入状态方程和输出方程得
若无效状态在CP作用下不能进入有效循环，则表明电路 不能自启动。
[例5-2]试分析图5-5所示时序电路的逻辑功能。
图5-5
解：⑴根据图5-5写出的驱动方程如下：
图5-5
状态方程、输出方程如下：
⑵列状态转换表(表5-2)，画出状态转换图(图5-6)
3、确定逻辑功能：X=0，回 到00状态，且F=0；只有连续 输入四个或四个以上个1时， 才使F=1否则F=0。故该电路 称作1111序列检测器。
预置数与CP同步，清零与CP异步。
Q1
Q2
Q3
Q4
Qcc
T Q Cr LD CP
寄存器
➢ 在数字系统和计算机中，经常要把一些数据信 息暂时存放起来，等待处理。
➢ 寄存器就是能暂时寄存数码的逻辑器件。 ➢ 寄存器内部的记忆单元是触发器。 ➢ 一个触发器可以存储一位二进制数，N个触发
时序逻辑电路分析幻灯片PPT
保
保
计
出
Q1 Q0 00 D1 D0 持 持 数
功能表
自动化学院应用电子教学中心
47
四位二进制同步加法计数器74LSl61
符号图
74LS161输出及进位时序图
自动化学院应用电子教学中心
48
四位二进制同步加法计数器74LSl61
符号图
①引脚简介 ②输出数据说明 ③异步清零功能 ④同步预置数功能 ⑤进位输出功能 ⑥工作方式选择
74LS194符号图
74LS194是4位双向移位存放器，能根据需要将 数码左移，也能将数码右移。同时还具有并行预置数、 清零等辅助功能，能较好的满足实际应用需要。在应 用中也可根据具体情况选用8位类似的移位存放器。
自动化学院应用电子教学中心
41
4位双向移位存放器74LS194
输入
输出
CR S1
S0 DSL DSR CP D0
J0Q0n 1Q0n 1Q0n Q0n J1Q1n Q0nQ1n Q0nQ1n
ZQ0 Q1
自动化学院应用电子教学中心
状态方程 输出方程
8
例5.2.1 时序逻辑电路分析
mi
tn
Q1
Q0
tn1
Q1
Q0
tn
Z
0
0
0
0
1
0
1
0
1
1
0
0
2
1
0
1
1
0
3
1
1
0
0
1
状态转换表
自动化学院应用电子教学中心
9
例5.2.1 时序逻辑电路分析
Q
n 2
Q
n 1
相关主题
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1
工作特点：随CP的不断输入， 0 电路递减计数。（略）
0X 0X 1X 1X C Q3 Q2 Q1 Q0 CP RD 74LS161 EP LD D3 D2 D1 D0 ET
X0 X0 X1 X1
4、四位二进制可逆计数器74LS191
逻辑符号 C/B Q3 Q2 Q1 Q0 CPI S 74LS191 CPO LD D3 D2 D1 D0 U/D （二） 同步十进制计数器
1、写输出方程 2、写驱动方程 3、写状态方程 4、填状态转换表
5、画状态转换图 6、画时序波形图 7、分析其功能 8、检查自启动
二、举例
CP
试分析下图时序电路的逻辑功能。
1J Q1
1J Q2
1J Q3 &
1Y
C1
1K
Q1 &
C1 Q2 1K
C1 Q3 1K
解： 1）输出方程 Y = Q3Q2
2）驱动方程
一、同步计数器
(一) 同步二进制计数器
1、同步二进制加法计数器（四块T触发器组成）
C
Q3
Q2
Q1
Q0
&
C1 1N
C1 1N
C1 1N
C1 1N
CP
T3
T2
&
&
T1 T0=1
(1) 输出方程
C=Q3Q2Q1Q0
(2) 驱动方程
T0=1； T1=Q0； T2=Q1Q0； T3=Q2Q1Q0
(3)时序波形图
1
1110 1111
0111 1010
1000 1011
1001 0110
❖状态转换图（Q3Q2Q1Q0 / Y）
0000 /0 0001 /0 0010
/1
/0
0101 /0 0100 /0 0011
1100 1101
2、置位法： 利用第M个状态译码，使 LD=0，等下一个CP
脉冲过后，电路回到第一个循环状态。第M个状态为稳态。
❖ 状态转换图
Y=C=1
/0
1001 /0 0100 /0 0011
（Q3Q2Q1Q0 / Y）
（检查自启动情况略）
（二）M >N 的情况（用多片N进制计数器组合构成）
例1 试用两片74LS160构成百进制计数器。
1、连接线路
Y
C Q3 Q2 Q1 Q0 EP
LD 74LS160（2）ET
RD D3 D2 D1 D0 CP
011 01 10 1
向右移举例：
1 234
1 RD Q0 Q1 Q2 Q3 CP 10 DIR 74LS194 S1 0
DIL D0 D1 D2 D3 S0 1
功能表：
RD S1 S0 工作状态
0 x x 清零 1 0 0 保持 1 0 1 右移(向QD移) 1 1 0 左移(向QA移) 1 1 1 并行输入
S91 S92
&
CP0
CP1
R01 R02
&
Q0
FF0
S 1J
C1 1K R
Q1
FF1
1J C1
1K
≥1 R
Q2
FF2
1J C1
1K
≥1 R
Q3
FF3
S
& 1J
C1 1K R
❖ 功能说明（表1）
CP输入端 输出端 进制 输出状态 分频端
CP0
Q0
二
0、1 Q0为二分频端
CP1
Q3Q2Q1 五 000~100 Q3为五分频端
0
0
01
Q0
Q1
Q2
Q3
1D R 1D R 1D R 1D R
RD
D0
若输入：1
D1
D2
D3 CP
0
0
1
存数 指令
二、 移位寄存器
1、左移位电路组成 Q0 1D Q1 1D Q2 1D Q3 1D DIL
（从Q0 向Q3移)
C1
C1
C1
C1
DIL是左移数据输入端； FFA
FFB
FFC
FFD
Q0端是串行输出端；
第五章 时序逻辑电路
§5-1 概述 §5-2 时序逻辑电路的分析方法 §5-3 若干常用的时序逻辑电路 §5-4 时序逻辑电路的设计方法
§5-1 概述
时序逻辑电路的特点
1、功能特点 任一时刻的输出信号不仅取决于此时刻的输入信号， 而且取决于上一个时刻的输出状态。
2、电路特点 包含组合逻辑电路和存储电路；包含反馈电路。 反馈电路将存储电路的输出状态反馈到组合逻辑电路 的输入端，与输入信号一起共同决定电路的输出。
0
Y = Q3Q2
0
1
0
5）状态转换图
/0 000
Q3Q2Q1
/Y
/1 111
/1 110
6） 时序图
12 3 45 6 7 CP
t
Q1
00 t
Q2
10 t
Q3
10 t
Y
t
001 /0 010 /0 011
/0 101
/0 /0 100
7、分析电路的功能
随CP的输入，电路循 环输出七个稳定状态， 所以是七进制计数器。
状态转换图见下页
集成同步十进制可逆计数器有74LS190。
电路框图、功能表和74LS191相同。
74LS160的状态转换图（Q3Q2Q1Q0 ）
1100 1101
0000
0001
C=Q3Q0=1
1001
0010
0011 0100 1111
1110
1000
0111
0110
1010 1011
0101
二、异步计数器 1
CP
Q0Q1Q2Q3 端是并行输出端。
2、工作过程 例如：要移入D0D1D2D3
4个CP过后， D0D1D2D3移入
左移状态表 Q0 Q1 Q2 Q3 DIL X X X D0 D0 X X D0 D1 D1 X D0 D1 D2 D2 D0 D1 D2 D3 D3
CP顺序 1 2 3 4
4、集成移位寄存器74LS194
CP RD LD EP ET 工作状态
X 0 X XX
置零
1 0 XX
预置数
0 1
X 1 1 0 1 保持
X 1 1 X 0 保持（但C=0）
0000 C Q3 Q2 Q1 Q0 CP RD 74LS161 EP LD D3 D2 D1 D0 ET
XXXX
1 1 11
计数
例如：
3、同步二进制减法计数器
J1 = Q3Q2 ； J2 = Q1 ；
J3 = Q2Q1 ；
K1 = 1 K2 = Q3 Q1 K3 = Q2
Q1n+1 = J1Q1+K1Q1 =Q3Q2 Q1 =（Q3+Q2 ） Q1
3) 状态方程 Q2n+1 = J2Q2+K2Q2 =Q2Q1+Q3Q2Q1
Q3n+1 = J3Q3+K3Q3 =Q3Q2Q1+Q3Q2
1、异步二进制计数器 CP0
❖构成（以三位为例）
❖时序图
CP0 1
Q0
1J C1 CP1 1K FF0
2 34
Q1
Q2
1J
1J
C1 CP2 C1
1K
1K
FF1
FF2
5 67 8
❖计数状态
0
t
（在时序图上读）
Q0
(CP1)
0
t
2、异步十进制
Q1
tpd
计数器（略）
(CP2)
Q20
tpd
t
0
t
tpd
3、异步二——五——十进制计数74LS290
Y端的输出是此七进制 计数器的进位脉冲。
8、检查自启动 由状态转换表知， 此电路能自启动。
§5-3 若干常用的时序逻辑电路
5-3-1 寄存器和移位寄存器 5-3-2 计数器 5-3-3 顺序脉冲发生器
5.3.1 寄存器和移位寄存器
一、寄存器
1、电路结构 （用四块D触发器构成） 2、工作原理
存入： 01
❖ 连线图
Q3 Q2 Q1 Q0 0000
进位输出
&
0001 0010
Y C Q3 Q2 Q1 Q0 CP
0011 0100 跳 0101
LD 74LS160 EP RD D3 D2 D1 D0 ET 1
过 状
0110 0 1 1 1 LD=0
1001
态 1 0 0 0 置入 1001
0000 /0 0001 /0 0010
§5-2 时序逻辑电路的分析方法
❖ 重点讲同步时序逻辑电路的分析方法。
❖ 同步时序电路：构成电路的每块触发器的时钟脉冲来自同 一个脉冲源，同时作用在每块触发器上 。
❖ 异步时序电路：构成电路的每块触发器的时钟脉冲来自不 同的脉冲源，作用在每块触发器上的时间也不一定相同。
一、同步时序逻辑电路的分析步骤
例1：试用74LS160构成六进制计数器，用清零法。
❖ 状态转换表
CP Q3 Q2 Q1 Q0 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110
0000
或者 YY 00 00 00 00 01 11
RD=0
❖ 连线图 &
进位输出 &Y
C Q3 Q2 Q1 Q0 CP RD 74LS160 EP LD D3 D2 D1 D0 ET
CP1