常见的时序逻辑电路

当计数器运行到0111时，预置数控制端 LD 有效，预置数0010进入内部 JK 触发器的输入端，下一个 CP 时，Q 输出端出现0010，开始又一次循环。
例6.4.4 试用四位二进制加法计数器74LS161实现十二进制计数功能。完成如下 循环。 解:根据例６.4.3的分析方法，十二进制加法计数器连线见图６6.4.24所示。
七.移位寄存器型计数器 ⑴构成环形计数器
用 D 触发器构成的四位环形计数器，如图6.4.25所示。由图可以写出触发器的状 态方程：
电路中有四个触发器，它可以有十六种状态，共组成六个循环，只有其中一 个是有效循环，其它均为无效循环，相应的十二个状态称为无效状态。
当然，最后完成电路时应该加上控制电路和 CP。S1,S0和 CP 均并接。 ６.4.3 计数器
一．计缴器的特点和分类 能够累计输入脉冲个数的数字电路称为计数器，它含有若干个触发器。并按
预定顺序改变各触发器的状态，是应用较广泛的时序电路。 计数器的分类：
按照各个触发器状态翻转的先后次序：可分为同步和异步计数器； 按照计数过程中数字的增减规律：可分为加法、减法和可逆计数 器； 按照计数器的循环长度：可分为二进制和Ｎ进制计数器。 二．同步二进制加法计数器
制脉冲及异步复位信号。功能选择信号 S1，S2以及相应的四个反相器构成左移 /右移/并行输入及保持功能选择。 ⑵工作原理
该双向移位寄存器可以实现数据双向（左移或右移）移位和并行输入。因此， 用它可达到数据串行输入一并行输出、并行输入一串行输出、串行输入一串行
输出和并行输入一并行输出等各种目的。
①当功能选择信号 S1=0，S=0时，简化图如下：
1
①0 0 0
2
0 ①0 0
3
1 0 ①0
4
110①
⑶用 JK 触发器构成的右移寄存器； 从下面的表达式中我们可以看到，将 J,K 端反相接在一起，就可以将 JK 触
发器当做 D 触发器使用。所以，图6.4.3 JK 触发器构成的移位寄存器和图6.4.2
的 D 触发器功能是一样的。
JK 触发器特性方程
所以我们有驱动方程：T0=1 T1=Q0 T2=Q1Q0 T3=Q2Q1Q0
试将波形图旋转90度，并用1代表高电平，0代表低电平，做出如下图形： 保留数字，去掉波形图，就得到表6.4.2的状态表
三.中规模集成二进制计数器简介“
1．二进制加法计数器74LS161 ①置数控制端 LD：
当 LD=0且无复位信号时，可以从输入端输入一个任意数并保持在芯片中,以后计 数将从此数开始,此数称为预置数。如输入数1001，计数器将按下面的方式循环：
我们可以利用简化等效电路的方法，将一个复杂电路看作一个黑箱，在分析 设计时，我们只注意它的输出和输入部分，这样，对深入了解电路的功能起到 良好的作用。
６.4.2 移位寄存器 分析上面的寄存器我们可以得知，仅在一个 CP 脉冲的作用下，就可以将若
干位数据存入，上面寄存器是四位的，我们可以很方便的将其扩成8位，16位乃
至更多。这种寄存器的每一位触发器是相对独立的，我们称之为并行寄存器。 下面向同学们介绍一种用移位的方式来存储数据的寄存器，称移位寄存器。
它不仅可以用来存储代码，还能在移位脉冲作用下将寄存器内部的二进制数据 顺次向左移动或者向右移动（左移，右移），也还可用来实现数据的转换，处理 等。 一．单向移位寄存器
②工作状态控制端 EP 和 ET： 当无预置数且无异步复位时，若 ET=0，则电路保持原态且无进位，当 ET=1
时，若 EP=0，则电路保持原态且有进位，若 EP=1，电路为计数状态。表６.4.3 为74LS161的功能表。
CP RD LD EP WT 工作状态
* 0*** ↑ 10** * 1101
之后，产生一个置数信号并在下一个时钟到来时，计数器置成初状态，然后从 初状态再重新开始计数。
例6.4.3 试用十进制加法计数器74LS160实现六进制计数功能，完成下面的状态 图。 解：根据要求，应使计数器计数到 Q3Q2Q1Q0=0111时，异步置数使 Q3Q2Q1Q0=0010. 我们设计了下面的电路:
CP S *1 ** ↑0 ↑0
LD U/D 工作状态
1
*
保持
0
*
预置数
1
0
加法计数
1
1
减法计数
四．同步十进制加法计数器 ⑴电路结构和工作原理
由 JK 触发器构成的同步十进制加法计数器如图6.4.13所示。 仿照上例将 JK 画成 T 触发器的形式：
①写出驱动方程，时钟方程。 J0=K0=1 J1=K1= Q3*Q0 J2=K2= Q1Q0 J3=K3=Q2Q1Q0 +Q3Q0
图中打叉“╳ ”的门表示该门被封，可以看到，左移输入，右移输入，并行输入端 全被封。所以电路只能是保持状态。 ②当功能选择信号 S1=1，S=0时，简化图如下：
可以看到，右移输入，并行输入，并行输出端全被封。所以电路是左移输入状 态。 ③当功能选择信号 S1=0，S=1时，简化图如下：
可以看到，左移输入，并行输入，并行输出端全被封。所以电路是右移输入 状态。 ③当功能选择信号 S1=0，S=1时，简化图如下：
③列出状态真值表
比较一下可以得知，表6.4.5和表6.4.2是一样的，而后者是二进制计数器。波形 图如下：
⑤画出状态图
从状 态图中我们可以看到，十进制计数器和二进制计数器的区别是：二进制计 数器有十六个有效状态，而十进制计数器只有十个有效状态，上图中标绿色的 圆圈就是无效 状态。正常循环不包括无效状态，但在电路刚加电运行时，电路 最初进入的状态是随机的，即有可能进入无效状态，我们在以后设计中，应该 保证电路不进入无效状 态或者假如无效状态后在很少的几个周期后即可恢复 有效循环，以后的课程里我们继续学习这方面的知识。
置0 预置数
保持
* 11*0 ↑ 1111
保持（C=0） 计数
2．四位二进制同步可逆计数器74LS191 可逆计数器是可以进行加法计数也可以进行减法计数的计数器。同步二进制
可逆计数器74LS191的逻辑图如图６．４．１１所示。
图中 U/D 为“加／减控制信号”:当 U/D=0时，实现二进制加法计数功能；U/D=1时， 做减法。S 为为计数允许控制端。下面是74LS191的状态图和功能表。
将两片或两片以上计数器按照一定方法前后串联起来就可以构成远大于单 一芯片进制的其它进制。如用两片74LS160（十进制计数器）级联就可以构成一 百进制计数器，如图所示。
图中芯片 A 的工作状态控制端 EP 和 ET 接高电平，它始终处于计数状态；A 片 的进位输出 C 接到高位片 B 的 EP 和 ET。只有当低位片计数至9（二进制1001） 时，C=1，在下一个 CP 脉冲到来时，高位片 B 行计数；低位片处于其它状态时， 高位片不动作。 ⑵置数法构成任意进制计数器
⑴电路结构：将寄存器中各个触发器的输出依次与后一级触发器的输入连接， 就构成了移位寄存器。 ⑵工作原理
初始异步复位后各个触发器输出为0。以后每一个 CP，数据右移一次，四个
CP 后，串行输入完毕。设有二进制数据1101，分析每一个 CP 下各 Q 的输出。
“①”为输入数的个位数。
CP 个数 Q0 Q1 Q2 Q3
用 JK 触发器构成的四位同步二进制加法计数器电路如图6.4.7所示，４个 JK 触 发器均接成了 T 触发器。当 T=0时，触发器状态保持，当 T=1时，触发器状态翻 转。
我们把图6.4.7简化如下 从波形图中可以看出，Q0为翻转触发器输出，所以每个 CP 下降沿翻转一
次，是一个二分频电路（也叫除二电路），第二个触发器也是除二电路，第三个 触发器事实上也是除二电路，但它要在 Q0，Q1同时从1到0时 翻转，（比如数字 0011到0100，第1,2两位从1变到0，第三位从0到1）。依次类推，第四个触发器为 除二电路，但它要在 Q0，Q1，Q2同时从1 到0时翻转，（从数字0111到1000）。
可以看到，左移输入，右移输入，并行输出端全被封。所以电路是并行输入状 态。
74LS194双向移位寄存器的功能表如表６．４．１所示。 例6.4.1 试用两片双向移位寄存器74LS194构成八位双向移位寄存器。
解：每一个74LS194有左移输入，右移输入端各一个，并入端四个，并出端四个， 最右最左触发器的 Q 端就是串行左移输出端和串行右移输出端。用两片双向移 位寄存器74LS194构成八位双向移位寄存器时，接法应该如下图。
74LS190的逻辑图和功能表同74LS191。 状态表：
CP S LD U/D*11* Nhomakorabea**
0
*
↑0
1
0
↑0
1
1
工作状态 保持 预置数 加法计数 减法计数
状态图：
六．中规模集成计数器的应用 目前生产的同步计数器芯片基本上分为二进制和十进制两种。而在实际的数
字系统中，经常需要其它任意进制的计数器，如一百进制，六十进制，十二进 制，七进制等。我们可以采用计数器级联，置数法，复位法等方法来设计任意 进制： ⑴计数器的级联应用
二．工作原理
控制端和复位端均接在一起，所以当 R 端出现高电平时，所有 D 触发器异步复 位。除去 CP 和 R 的连线，我们可以看到，四个 D 触发器是独立的，当 CP 脉 冲前沿时，根据 Qn+1=D，将各个 D 端的数据存入寄存器。 三．简化等效电路：
将所有电路集中在一个方框内，方框外标上各个输入，输出及控制电路，就构 成了简化等效电路。上例的简化等效电路如下。
②写出 JK 触发器的特性方程并将驱动方程代入，化简后得到状态方程 Q0n+1= Q0n* Q1n+1=Q3n*Qn0Q1n* + (Q3n*Qn0)*Q1n Q2n+1=Q1nQn0Q2n* + (Q1nQn0)*Q2n Q2n+1=(Q2nQn1Q0n + Q3nQn0)*Q3n* + (Q2nQn1Q0n + Q3nQn0)*Q3n C= Q3Q0