Ch7_数字逻辑电路的时序分析

2016/5/26
7.2.3 寄存器传输级描述
• 寄存器传输(Register Transfer Lecel,RTL)最初用于描述数字电 路的一种设计方法，寄存器传输设计方法中，设计者必须详 细说明数据在不同寄存器之间处理以及传输的过程。 • 寄存器传输级设计使用中等规模的模块作为基本单元，所以 术语寄存器传输现在也被用于描述基于中等规模模块抽象层 次的设计。 • 本书的大部分内容都讲述RTL级的数字系统设计。
7.3.4 输入相关的时序参数
• 在大规模的数字系统中，系统往往包含多个同步的子系统。 某个子系统的输入可能来自另外一个由同一个时钟信号控 制的子系统.
图7.5 输入相关时序参数
7.3.4 输入相关的时序参数
• 两个子系统由同一个时钟信号同步和控制。在时钟信号的 上升沿，子系统1对输入采样，经过 时间延迟后，子系统 1的新的输出值有效，该信号是子系统2的次态逻辑的输入。
• 为了满足建立时间约束，两个电路的时序参数必须满足以 下条件：
TC 2O ( system1) Tnext (max) Tsu TC
7.4 组合逻辑传播延迟
7.4.1 3
组合逻辑传播延迟的定义
7.4.2 3
传播延迟产生的后果
7.4.3 3
传播延迟的计算
7.4 组合逻辑传播延迟
• 数字电路由工作在开关状态的晶体管组成，晶体管的开(导 通)关(截止)时间与晶体管的物理尺寸和加工工艺等因素有 关。 • 实际的数字器件都是有延迟的，本节从介绍数字器件的延迟 开始，通过实例介绍数字系统的最高工作频率的计算方法。 • 虽然本节介绍计算方法在实际电路设计中可以由综合软件实 现，但本节介绍的这些计算方法内容对于数字系统设计依然 很重要:
• 系统划分为不同的抽象层次进行管理是设计复杂数字系统的 有效方法。
通常一个数字系统设计任务会包含大量的数据以及信息，但并不是每
个设计步骤(任务)都需要所有全部这些数据和信息，也就是说，数字系 统设计的某些步骤只需要一部分的数据和信息。有必要对设计任务进行 抽象(abstraction)，针对具体设计任务提供全部设计数据中必要的数据 和信息。抽象的目的是减少设计过程需要管理的数据和信息的。抽象层 次较高的模型只包含绝大多数的关键信息(设计功能)。抽象层次较低的 模型则需要包含电路的更多细节，而对于电路实现的功能则无需考虑。 尽管低抽象层次模型更为复杂，但是低抽象层次模型更准确也更接近于 实际电路。 实际设计往往从抽象级别较高的模型开始，并将精力集中于设计的一些 关键特征(输入输出映射关系)。
图7.6 反向器传播延迟的定义
7.4.1 组合逻辑传播延迟的定义
• 输出从高电平变为低电平，对应的传播延时表示为Tphl，输 出从低电平变为高电平，对应的传播延时表示为Tplh。 • 采用以上两种传播延时的最坏情况作为整个反相器的传播延 时Tpd。
• 与两种类型输出相关的主要的时序参数TC2O ，表示时钟有 效沿后输出信号有效需要的时间。 TC2O等于TC2Q与TQ2O的和， 其中TQ2O 表示输出逻辑的传播延迟，即
TC 2O TC 2Q TQ 2O
• 对于米利类型输出，存在输入到输出的连接路径，此时， 从输入到输出的传播延迟等于组合逻辑的传播延迟；
重点和难点
重点
− 同步时序逻辑电路的时序分析原理和方法；
− 数字逻辑电路最高工作频率的确定方法； − 建立时间和保持时间。
难点
− 组合逻辑、时序逻辑电路延迟路径的确定；
− 建立时间和保持时间调整。
学习目标
(1) 掌握同步逻辑电路时序分析的原理和方法；
(2) 掌握逻辑电路最高工作频率的计算方法；
7.3.2 保持时间
• 保持时间对于电路性能的影响与建立时间不同。在时钟有效 沿之后输入信号必须保持稳定的时间(保持时间)。 • 如图7.3，state_next信号必须在t0和th之间保持稳定，其中th = t0 + Thd 。 • 注意，state_next信号最早在t2时刻发生改变，为满足保持时 间约束，必须有
7.4.1 组合逻辑传播延迟的定义
反相器具有一个输入和一个输出。如果输入是逻辑高，则输出 为逻辑低，相反如果输入是逻辑低，则输出是逻辑高。当输入 从高电平变为低电平，输出信号在经过一定的延时之后会从低 电平变为高电平。 信号在低电平、高 电平之间的切换不 能立即完成，需要 一定的时间，分别 定义为上升时间 (Rising Time)和下 降时间(Falling Time)。
(3) 熟悉建立时间和保持时间概念及其调整方法；
7.1 引言
• 行为级和RTL级功能仿真并不考虑电路器件的任何延迟信息， 其目的只是验证电路的功能是否正确，并不会验证设计是否 满足时序约束，也不会验证设计是否满足性能要求(最高工作 频率等)。综合工具会对设计进行简单的时序分析，但是因为 综合工具无法获取电路真实延时信息，只能根据预先定义的 模型估计的电路的时序参数，所以综合工具进行的时序分析 的准确性受到很大限制。
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7.2.3 寄存器传输级描述
图7.2
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7.3 同步逻辑电路的时序分析方法
7.3.1 3
建立时间和最高工作频率
7.3.2 3
保持时间 输出相关时序参数 输入相关时序参数
7.3.3 3
7.3.4 3
7.3.1 建立时间和最高工作频率
• 时序逻辑电路典型时序图
图7.3 时序逻辑电路典型时序图
哈尔滨理工大学
Harbin University of Science and Technology
硬件描述语言 Hardware Description Language
同步逻辑电路的时序分析
Timing Analysis for Synchronous Circuits
主要内容
7.1 引言 7.2 Verilog HDL抽象层次 7.3 同步时序电路的时序分析方法 7.4 组合逻辑的传播延迟 7.5 时序逻辑电路的传播延迟 7.6 提高电路的最高工作频率 7.7 改进电路的建立时间和保持时间 7.8 本章小结
• Tnext(min)依赖于次态逻辑的复杂性。典型情况下，寄存器的 输出直接连接到其它寄存器的数据输入端，因此次态逻辑 的传播延迟就是连接线的延迟，该值可以忽略不计。 • 因此，最坏情况下可以改写成
Thd < TC2Q
• 注意到以上的约束不等式中只包含触发器本身的时序参数， 与次态逻辑没有任何关系。 • 通常情况下，制造商都能保证其制造的器件满足该条件。 因此，如果时钟沿到达所有寄存器的时间相同，设计不必 担心保持时间约束。
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• 设计者可以从行为、结构以及物理实现三个角度描述整个设 计，而每个角度可以从不同的抽象层次进行描述。 • 将设计角度和抽象层次结合在一起，就会得到了著名Y-chart 图，在Y-chart图中，每个轴表示一个设计角度，每个轴上， 从中心向外抽象层次逐渐提高。
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7.2.1 晶体管级描述
7.3.3 输出相关的时序参数
• 时序逻辑电路的输出分为摩尔型输出和米利型输出两种。
• 摩尔型输出由系统状态决定，米利型输出则由系统内部状 态和外部输入共同决定。
• 在一个数字电路中可能同时存在两种类型的输出，如图7.4 所示。
图7.4 米利类型和摩尔类型的输出相关的时序参数
7.3.3 输出相关的时序参数
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7.3.1 建立时间和最高工作频率
• 为了满足建立时间，次态信号state_next必须在时刻t4之前保 持稳定，即
t3 < t4
• 注意到
t3 = t0+ TC2Q+Tnext(max) t4 = t5 – Tsu= t0+ Tc– Tsu
7.3.1 建立时间和最高工作频率
• 因此，
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7.2 Verilog HDL的抽象层次
• 通常情况下，可以将整个系统描述划分系统级、寄 存器传输级、门级和开关级等不同的抽象层次。其 中门级和开关级属于结构级设计，其余属于行为级 描述。 • 抽象层次的划分与设计过程中采用的基本单元 (building block)有关。
晶体管级描述的基本单元是晶体管，而门级描述的基本单元 为逻辑门，寄存器传输级设计的基本单元为功能模块 (functions module)。
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7.2.2 门级描述
• 门级描述的基本单元是逻辑门，比如与门、或门以及异或 门等等。 • 门级描述中，不再认为信号是连续的，而是将其抽象成数 字信号，即只能取值0或者1。因为信号只能取值逻辑0或 者逻辑1，所以可以用布尔方程描述设计输入和输出之间 的关系。 • 注意：数字抽象只是将连续信号“理解”成离散的数字信 号，以简化电路分析和设计过程，实际数字电路信号的取 值依然是连续的。
t0 + TC2Q + Tnext(max) < t0 + Tc – Tsu
• 化简得到
TC2Q + Tnext(max) + Tsu < Tc
• 为了避免违反建立时间约束，系统的最小的时钟周期，电 路的最小时钟周期TC(min)应该满足如下条件：
Tc(min) = TC2Q + Tnext(max) + Tsu
① 更好地理解综合软件的工作原理； ② 如果综合结果不能满足设计的时序需求，设计者可以按照本节介绍 的方法提出进一步的优化方案。
7.4 组合逻辑传播延迟
• 数字电路由晶体管构成，对于时序分析而言，采用何种 类型的晶体管并不重要，重要的是晶体管的功能以及时 序参数。 • 晶体管的开关延迟导致数字逻辑电路也会产生延迟。数 字电路的延迟一般采用传播延时(propagation delay) 度量。 • 传播延时定义为：从输入发生改变时刻起，到输出发生 改变时刻止所经历的时间，本书用Tpd表示。