4位输入数据的一般数值比较器电路设计
BCD-7段译码器、四位超前进位加法器、四位数值比较器
BCD-7段译码器一、电路图a=A0A1'A2'A3'+A0'A1'A2A3'=A1'A3'(A0异或A2) （其中撇号’表示“非”）b=A3'A2A1'A0+A3'A2A1A0'=A3'A2(A1异或A0)c=A3'A2'A1A0'd=A3'A2'A1'A0+A3'A2A1A0+A3'A2A1'A0'e=(A2+A1+A0)(A1'+A0)f=A3'A2'A1'A0+A3'A2A1A0+A3'A2'A1g=A3'A2'A1'+A3'A2A1A0二、实验结果a)仿真结果{A3,A2,A1,A0}取遍0000，0001，0010，0011，0100，0101，0110，0111，1000，1001，结果均符合要求。
b)在实际FPGA中实验结果：符合要求。
三、结果分析a)输入值范围在0000-1001之间时，可以实现BCD码转7段显示码功能。
但在输入值超出范围时将显示乱码。
若不允许乱码出现，可将卡诺图中的不确定性项d全部改为需要的值，以提示输入错误或不显示任何内容。
但这将使电路规模大幅增加。
b)关键路径含3级门。
其中a，b使用了异或门，但异或门的输入均为原变量。
通过异或门的路径最多只需通过2级逻辑门。
若全部改用与门、或门，则必须有反变量输入，使a，b的关键路径仍然含有3级门，因此不能提升速度，但每个函数必需的带宽都将从4增加为8。
如果与门、或门过剩，异或门不足，且带宽不是制造过程中的制约因素，则更适宜使用与门、或门。
由以上可知，使用异或门可以避免反变量输入，节约1级非门的相应时间，节约带宽。
d函数在卡诺图的分布导致其无法很好化简，因此将占用较多带宽。
详细设计方案_74hc85
四位数值比较器详细设计方案1.四位比较器简介：四位数值比较器是一个有多个输入和多个输出组合逻辑电路，在数字系统中有着广泛的应用。
它通过比较两个四位二进制数的值，以产生不同的输出结果。
本设计兼容数字电路中常用的74HC85数值比较器。
74HC85是4位数值比较器，其功能如表1所示，输入端包括A3～A0与B3～B0，输出端为FA>B、FA<B、FA=B，以及扩展输入端为IA>B、IA <B和IA=B。
扩展输入端与其他数值比较器的输出连接，以便组成位数更多的数值比较器。
2.四位比较器方案规格：四位数进行比较，输出比较结果。
3.四位比较器方案目的：1、使学生了解四位比较器。
2、使学生掌握四位比较器设计方法。
4.使用方法：KEY2 KEY1按键作为B1 B0输入，KEY4 KEY3按键作为A1 A0输入，3个LED（LED3 LED2 LED1）Fa>b、Fa<b、Fa=b指示，下载到FP GA上面，可以看到默认时候LED1发光，代表Fa=b，当KEY2或者K EY1按下时候LED3亮，代表A<B，当KEY4或者KEY3按下时候LED 2亮，代表A>B。
5.四位比较器硬件方案：6.四位比较器实现原理74HC85是4位数值比较器，其功能如表1所示，输入端包括A3～A0与B3～B0，输出端为FA>B、FA<B、FA=B，以及扩展输入端为IA>B、IA <B和IA=B。
扩展输入端与其他数值比较器的输出连接，以便组成位数更多的数值比较器。
其逻辑符号如图1所示。
7.Verilog HDL源代码Verilog HDL代码为：module compare4(input [3:0] a_in, // 第一个4位比较值input [3:0] b_in, // 第二个4位比较值input [2:0] i_in, // 扩展输入端output reg [2:0] f_out // 比较结果输出端);//******************************************************************** **********// 模块名称：4位比较器模块// 功能描述：完成4位比较器的功能//******************************************************************** **********always@( a_in or b_in or i_in ) beginif ( a_in > b_in )f_out = 3'b100; // 输出a大于belse if( a_in < b_in )f_out = 3'b010; // 输出a小于belse begincase( i_in )3'b000:f_out = 3'b110;3'b010:f_out = 3'b010; // 输出a小于b3'b100:f_out = 3'b100; // 输出a大于b3'b110:f_out = 3'b000;default:f_out = 3'b001; // 输出a等于bendcaseendendendmodule8.日积月累思考其他控制发光二极管放光的办法。
4位数值比较器
X X大学课程设计题目 4位数值比较器学院 X学院专业 XXX 班级 XXX 学生 XXX 学号 200000000 指导教师 XXX二〇一〇年十二月二十七日摘要随着时代的进步，社会的发展，科学技术的进步，我们会在很多地方用到比较器。
例如，在体育竞技场地对一些选手的成绩进行比较，选出他们中的成绩优异者；我们为了比较一下不同物品的参数，我们可以利用一些科学技术来实现这些功能，使得我们的工作效率得以提高，减少了我们认为的工作量。
我们可以根据不同的需要来制造出不同类型的比较器。
我们可以利用一些我们所学的知识，利用一些简单的二极管、三极管、MOS管的开关特性来组成各种门电路的基本开关元件。
我们再利用这些元件组成比较器的组合逻辑电路。
根据不同的需要，来用不同的方法来连接元件实现不同的功能。
我们可以实现1位数比较器，2位数比较器，4位数比较器，8位数比较器等多种比较器。
关键词门电路；开关元件；比较器；逻辑电路；目录摘要 (1)1 前言.................................................................. ................ .. (3)1.1CMOS组成的门 (3)1.1.1C M O S组成的非门 (4)1.1.2C M O S组成的与非门 (4)1.2位数比较器 (5)24位数比较器 (7)2.1 原理框图 (7)2.2 逻辑电路图 (8)2.2.14位数逻辑电路图 (8)2.2.2 4位数比较器原理 (9)2.2.3 电路板示意图 (10)结论 (11)心得体会 (12)致谢 (14)参考文献 (14)1前言本课程设计主要是根据我们学习的余孟尝主编的《数字电子技术简明教程（第三版）》的后续课程。
这个课程设计在保证基础，精选内容，加强感念理解，联系实际，利于我们学习这门课程，加深对这门课程的理解。
它还可以增加我们的实际思维能力和动手能力。
4位比较器的数据流建模
4位比较器的数据流建模实验目的：1.学会并掌握Quartus II软件的使用；2.学会并掌握modelsim仿真软件的使用；3.学会并编写Verilog HDL语言。
实验内容：本实验使用数据流语句来编写一个4位的数值比较器，如果想要更多位的比较器，只要修改一下A，B的位宽就可以了。
其RTL电路图如下图1所示：图1：4位比较器RTL电路图实验步骤：1.打开软件，创建一个新的工程，并在工程的目录下创建一个新的Verilog HDL文件。
2.编写设计模块代码：module compare(AgtB,AeqB,AltB,A,B);output AgtB,AeqB,AltB;input [3:0]A,B;assign AeqB=A==B;assign AgtB=A>B;assign AltB=A<B;endmodule3.编译，若出现错误则修改代码直到0错误；4.编写测试模块代码：`timescale 1ns/1psmodule tb_33;wire AgtB,AeqB,AltB;reg [3:0] A,B;initialbeginA=0;B=0;#10 A=4'b0001;B=4'b0010;#10 A=4'b1000;B=4'b1001;#10 A=4'b1010;B=4'b1010;#10 A=4'b0111;B=4'b0001;#10 $stop;endcompare my_compare(AgtB,AeqB,AltB,A,B);endmodule其中`timescale是时间刻度指令，用来说明模块工作的时间单位和时间精度，其基本语句形式为`timescale时间单位/时间精度，语法上要求时间精度必须小于等于时间单位。
5. 编译，若出现错误则修改代码直到0错误；6.添加仿真所需的测试文件：选择Assignments>Setting>EDA Tool Setting>Simulation，打开窗口。
4位数值比较器设计[整理]
![4位数值比较器设计[整理]](https://img.taocdn.com/s3/m/2d225801effdc8d376eeaeaad1f34693daef106a.png)
4位数值比较器设计[整理]四位数值比较器是一种常见的数字电子电路，广泛应用于计算机、通信、控制等领域。
其主要功能是将两个四位数字进行比较，输出比较结果。
下面将介绍如何设计一款四位数值比较器。
一、功能描述四位数值比较器输入两个四位数字A、B，比较它们的大小关系，输出比较结果。
如果A>B，输出1；如果A<B，输出-1；如果A=B，输出0。
二、设计步骤1.分析功能需求根据功能描述，我们需要完成以下任务：（1）输入两个四位数字A、B。
（2）将两个数字进行比较。
（3）输出比较结果。
2.确定输入输出端口和数据宽度根据上述功能需求，我们可以确定输入为两个4位数字A、B，输出为1位数字（1、0或-1）。
因此，输入端口需要8个引脚（4位输入A、4位输入B），输出端口需要1个引脚。
3.分析比较规则比较规则可以分为以下几个步骤：（1）判断A和B的位数是否相等，如果不相等，则将位数不足的数字前面补0。
（2）从高位开始比较A和B的每一位数字，如果相同，则继续比较下一位，如果不同，则输出A和B相应位数之差的符号。
（3）全部比较完成后，如果A=B，则输出0。
4.设计电路原理图基于上述分析，我们可以得到四位数值比较器的电路原理图，如下所示：（A>B）——Y=15.实现电路功能实现上述电路原理图的功能，需要对每个子模块进行详细设计和调试。
具体实现过程如下：（1）比较器比较器的功能是比较两个数的大小关系。
本电路中采用了四位全加器（4-bit full adder）实现比较器的功能。
根据比较规则，当A和B的相应位数相同时，将A和B相应位数之差的符号作为比较结果进行输出。
具体电路原理如下图所示：（2）选择器选择器的功能是根据比较结果输出相应的数值。
由于比较结果输出的是1、0或-1，因此我们需设置三个选择器，用于分别输出明确的比较结果。
具体电路原理如下图所示：多路选择器的作用是判断A和B的数字位数是否相同，并在数字位数不同时将位数不足的数字前面补0。
什么是数字比较器如何设计一个数字比较器电路
什么是数字比较器如何设计一个数字比较器电路数字比较器是一种电子器件，用于比较两个输入数字的大小，并产生相应的输出信号。
在数字电路中，数字比较器是一种基本的逻辑电路，常用于数字系统的控制和运算。
数字比较器通常由比较器和输出逻辑电路两部分组成。
比较器的作用是接收两个输入数字，并将比较结果输出给输出逻辑电路。
输出逻辑电路根据比较结果产生相应的输出信号。
设计一个数字比较器电路的步骤如下：1. 确定比较器的位数：根据需要比较的数字的位数确定比较器的位数。
比如，如果要比较8位二进制数字，那么需要设计一个8位的数字比较器。
2. 确定输入和输出的电平：根据系统的工作电平确定输入和输出的电平。
通常，数字比较器的输入电平为逻辑高电平和逻辑低电平，输出电平为0和1。
3. 设计比较器的逻辑电路：根据比较器的位数，使用逻辑门和触发器等基本逻辑电路元件设计比较器的逻辑电路。
比如，一个4位的数字比较器可以使用4个比较器和4个与门组成。
每个比较器接收两个输入位，并将比较结果输出。
4. 设计输出逻辑电路：根据比较结果设计输出逻辑电路。
比如，如果比较器的输出结果为"大于"，则输出逻辑电路产生逻辑高电平作为输出信号；如果比较结果为"等于"，则输出逻辑电路产生逻辑高电平作为输出信号；如果比较结果为"小于"，则输出逻辑电路产生逻辑低电平作为输出信号。
5. 连接电源和输入信号：将设计好的数字比较器电路连接到电源和输入信号源。
确保电路正常工作，并能正确比较输入数字的大小。
6. 测试和调整：使用测试信号对数字比较器进行测试，并根据测试结果对电路进行调整，确保比较器的准确性和稳定性。
设计一个数字比较器电路需要一定的电子电路基础知识和能力。
使用数字电路设计软件，如Verilog或VHDL等，可以更方便地设计和模拟数字比较器电路。
4位无符号比较器设计代码
4位无符号比较器设计代码引言在数字电路设计中，比较器是一个重要的模块，用于比较两个输入信号的大小关系，并输出相应的比较结果。
4位无符号比较器是一种特定的比较器，用于比较4位无符号整数的大小。
在本文中，我们将探讨如何设计一个4位无符号比较器的代码，并介绍其原理和实现细节。
4位无符号比较器原理4位无符号比较器是通过比较输入的4位无符号整数的每一位来判断其大小关系。
假设输入信号为A3A2A1A0和B3B2B1B0，其中Ai和Bi表示第i位上的二进制数。
则比较器的输出结果包括以下几种情况：1. A > B：输出结果为A > B。
2. A < B：输出结果为A < B。
3. A = B：输出结果为A = B。
在设计4位无符号比较器的代码时，我们可以采用多级比较的方式来完成。
首先比较最高位A3和B3，如果A3 > B3，则输出A > B；如果A3 < B3，则输出A < B；如果A3 = B3，则继续比较下一位。
以此类推，直到比较完所有的位。
4位无符号比较器代码实现下面给出一个Verilog语言编写的4位无符号比较器的代码实现：module Comparator4bit(input [3:0] A,input [3:0] B,output reg GT,output reg LT,output reg EQ);always @(*)beginGT = 0;LT = 0;EQ = 0;if (A[3] > B[3])GT = 1;else if (A[3] < B[3])LT = 1;elsebeginif (A[2] > B[2])GT = 1;else if (A[2] < B[2])LT = 1;elsebeginif (A[1] > B[1])GT = 1;else if (A[1] < B[1])LT = 1;elsebeginif (A[0] > B[0])GT = 1;else if (A[0] < B[0])LT = 1;elseEQ = 1;endendendendendmodule以上代码中，使用了一个always块来实现比较逻辑。
组合逻辑电路3之数值比较器
逻 辑 表 达 式
L1 = AB L2 = A B L3 = A B + AB = A B + AB
逻 辑 图
A
1
& ≥1
L1 (A>B) L3 (A=B) L2 (A<B)
≥1 & 1 B1 & 1 A0
≥1 & 1 B0 A'>B' A'<B' A'=B'
本节小结
在各种数字系统尤其是在计算机中， 经 在各种数字系统尤其是在计算机中 ， 常需要对两个二进制数进行大小判别， 常需要对两个二进制数进行大小判别 ， 然 后根据判别结果转向执行某种操作。 后根据判别结果转向执行某种操作 。 用来 完成两个二进制数的大小比较的逻辑电路 称为数值比较器， 简称比较器。 称为数值比较器 ， 简称比较器 。 在数字电 路中， 数值比较器的输入是要进行比ቤተ መጻሕፍቲ ባይዱ的 路中 ， 两个二进制数，输出是比较的结果。 两个二进制数，输出是比较的结果。
数值比较器一1位数值比较器逻辑图本节小结在各种数字系统尤其是在计算机中经常需要对两个二进制数进行大小判别然后根据判别结果转向执行某种操作
数值比较器
用来完成两个二进制数的大小比较的逻辑电路称 为数值比较器，简称比较器。 一、1位数值比较器 位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。 得1位数值比较器的真值表。
B
1
&
二、四位数值比较器
比 较 输 入 A3 B3 A3 >B3 A3 <B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A2 B2 × × A2 >B2 A2 <B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A1 B1 × × × × A1 >B1 A1 <B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A0 B0 × × × × × × A0 >B0 A0 <B0 A0 =B0 A0 =B0 A0 =B0 级 联 输 入 A'>B' A'<B' A'=B' × × × × × × × × × × × × × × × × × × × × × × × × 1 0 0 0 1 0 0 0 1 输 出
4位数值比较器
X X大学课程设计题目4位数值比较器学院X学院专业XXX班级XXX学生XXX学号*********指导教师XXX二〇一〇年十二月二十七日摘要随着时代的进步，社会的发展，科学技术的进步，我们会在很多地方用到比较器。
例如，在体育竞技场地对一些选手的成绩进行比较，选出他们中的成绩优异者；我们为了比较一下不同物品的参数，我们可以利用一些科学技术来实现这些功能，使得我们的工作效率得以提高，减少了我们认为的工作量。
我们可以根据不同的需要来制造出不同类型的比较器。
我们可以利用一些我们所学的知识，利用一些简单的二极管、三极管、MOS管的开关特性来组成各种门电路的基本开关元件。
我们再利用这些元件组成比较器的组合逻辑电路。
根据不同的需要，来用不同的方法来连接元件实现不同的功能。
我们可以实现1位数比较器，2位数比较器，4位数比较器，8位数比较器等多种比较器。
关键词门电路；开关元件；比较器；逻辑电路；目录摘要 (1)1前言.................................................................. ................ .. (3)1.1C M O S组成的门 (3)1.1.1C M O S组成的非门 (4)1.1.2C M O S组成的与非门 (4)1.2位数比较器 (5)2 4位数比较器 (7)2.1 原理框图 (7)2.2逻辑电路图 (8)2.2.14位数逻辑电路图 (8)2.2.24位数比较器原理 (9)2.2.3 电路板示意图 (10)结论 (11)心得体会 (12)致谢 (14)参考文献 (14)1前言本课程设计主要是根据我们学习的余孟尝主编的《数字电子技术简明教程（第三版）》的后续课程。
这个课程设计在保证基础，精选内容，加强感念理解，联系实际，利于我们学习这门课程，加深对这门课程的理解 。
它还可以增加我们的实际思维能力和动手能力。
1.1 CMOS 组成的门本次课程设计需要一些简单的电路，我们开始先介绍简单的电路。
4位数值比较器设计
4位数值比较器设计要设计一个4位数值比较器，首先需要明确比较器的功能和要求。
一个4位数值比较器应该能够接受两个4位数作为输入，并确定它们之间的关系（大于、小于或等于）。
在设计中，要考虑以下几个方面：1.输入和输出：设计中需要确定输入和输出的形式。
考虑到输入是4位数，可以选择使用4个4位的二进制数来表示输入。
输出可以是一个3位的二进制数，用于表示比较结果。
2.状态转换：比较器需要进行状态转换，根据输入确定比较结果。
可以使用状态转换图来描述比较器的行为。
状态转换图是一个有向图，其中每个节点表示比较器的状态，每个边表示从一个状态到另一个状态的转换条件。
3.状态转换表：根据状态转换图，可以编写一个状态转换表。
状态转换表将输入和当前状态映射到下一个状态以及输出。
在我们的例子中，输入包括两个4位数和一个控制信号，这个信号用于控制比较器的行为。
4.组合逻辑电路：根据状态转换表，可以设计比较器的组合逻辑电路。
组合逻辑电路将输入和当前状态映射到输出。
在比较器的情况下，组合逻辑电路将输入数进行比较，然后产生输出。
5.时序逻辑电路：在进行比较操作之前，需要确保所有的输入稳定，以防止不确定的结果。
为了满足这个要求，可以使用时钟信号和触发器来实现时序逻辑电路。
时序逻辑电路保证在时钟信号的控制下，根据输入和当前状态确定输出。
最后，根据上述的设计思路，可以使用门电路、触发器等数字电路元件进行比较器的设计和实现。
通过模拟和测试，可以验证设计的正确性，并对其进行修改和优化。
这只是一个大致的设计思路，具体的实现方法还需要根据实际需求进行调整和优化。
设计一个完整的4位数值比较器需要考虑的因素还有很多，比如输入的范围、输出的表示方式等。
在实际应用中还可能需要考虑更多的因素，比如速度、功耗等。
因此，对于一个具体的设计，需要根据具体的要求和条件来进行详细的设计和实现。
数字比较器设计
数字比较器设计一、引言数字比较器是一种常见的电子电路，用于比较两个数字的大小关系。
比较器通常应用于逻辑电路、计算机芯片以及各种控制系统中。
本文将详细介绍数字比较器的设计原理和实现方法。
二、设计原理数字比较器的设计原理基于数字电子学中的逻辑门电路。
常用的数字比较器是基于逻辑门实现的，并且可以根据需要扩展为不同位数的比较器。
本文以4位比较器为例进行设计说明。
数字比较器的主要特征是根据输入信号的大小关系输出不同的逻辑电平。
通常使用两个n位数字输入A和B进行比较，输出结果有三种情况：A>B、A<B和A=B。
比较器可以通过逻辑门电路的组合来实现。
三、设计步骤1. 确定比较器位数：根据需求确定比较器的位数，本文以4位比较器为例。
2. 确定输入信号：确定输入信号的位数和范围。
3. 设计比较逻辑：根据比较器的位数，设计比较逻辑电路。
比较逻辑电路应该能够比较两个输入信号的大小关系，并输出相应的逻辑电平。
4. 确定输出逻辑：确定输出逻辑电平的表示方式，可以使用电平高低、数字码等形式。
5. 绘制电路图：根据设计的比较逻辑和输出逻辑，绘制数字比较器的电路图。
6. 搭建实验平台：根据电路图搭建实际的数字比较器实验平台。
7. 进行测试和验证：对实验平台进行测试和验证，确保数字比较器的功能和性能符合设计要求。
四、实现方法数字比较器的实现方法可以有多种选择，常见的有基于逻辑门电路和基于可编程逻辑器件（如FPGA）的实现方法。
1. 基于逻辑门电路的实现方法：- 使用逻辑门电路（如与门、或门、非门）进行组合，设计比较逻辑电路，实现数字比较器的功能。
- 使用电平高低或数字码表示输出逻辑电平。
- 优点：电路简单、成本低廉。
- 缺点：只能实现固定位数的比较器，不易扩展。
2. 基于可编程逻辑器件的实现方法：- 使用可编程逻辑器件（如FPGA）进行逻辑门的编程配置，实现数字比较器的功能。
- 可根据需要灵活配置输入信号的位数和比较逻辑。
四位二进制比较器
end
// Add stimulus here
end
endmodule
思考与探索
对verilog语言感觉还是朦朦胧胧的，不是很了解，但这个级联方法明白了，就是把电路图画出来，然后根据电路图来打代码就好。
);
initial begin
// Initialize Inputs
A = 0;
B = 0;
L ቤተ መጻሕፍቲ ባይዱ 0;
G = 0;
M = 0;
// Wait 100 ns for global reset to finish
{L,G,M}=100;
repeat(16)
begin
A=A+1;
#10;
repeat(16)
数电实验报告姓名陈世超学号14051411班级14058911专业物联网工程课程名称数字电路任课老师王长军指导老师王长军机位号实验序号实验名称实验时间实验地点一教225实验设备号实验程序源代码moduleyiinputainputbinputlinputginputmoutputreglooutputreggooutputregmo
input L,
input G,
input M,
output LO,
output GO,
output MO);
wire[8:0] C;
Yi y1(A[0],B[0],L,G,M,C[0],C[1],C[2]);
Yi y2(A[1],B[1],C[0],C[1],C[2],C[3],C[4],C[5]);
reg L;
reg G;
reg M;
// Outputs
wire LO;
wire GO;
4位输入大数据的一般数值比较器电路设计
课程设计报告课程名称数字逻辑课程设计课题4位输入数据的一般数值的比较电路的设计专业计算机科学与技术班级计算机1202学号201203010202姓名周逢露指导教师洞波淑红多2013年12月13日课程设计任务书课程名称数字逻辑课程设计课题4位输入数据的一般数值比较电路的设计专业班级计算机科学与技术学生周逢露学号201203010202指导老师洞波淑红多审批洞波任务书下达日期：2013年12月13日任务完成日期：2014年01月21日一、设计容与设计要求1．设计容：本课程是一门专业实践课程，学生必修的课程。
其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。
加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。
题目一4线-16线译码器电路设计；题目二16选1选择器电路设计；题目三4位输入数据的一般数值比较器电路设计题目四10线-4线优先编码器的设计题目五8位全加器的设计题目六RS触发器的设计；题目七JK触发器的设计；题目八D触发器的设计；题目九十进制同步计数器的设计；题目十T触发器的设计；每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。
参考书目1 EDA技术与VHDL程序开发基础教程雷伏容，俊，霞清华大学978-7-302-22416-7 2010 TP312VH/362 VHDL电路设计雷伏容清华大学7-302-14226-2 2006 TN702/1853 VHDL 电路设计技术王道宪贺名臣伟国防工业7-118-03352-9 2004 TN702/624 VHDL 实用技术潘松，王国栋7-81065 7-81065-290-7 2000 TP312VH/15 VHDL 语言100 例详解理工大学ASIC研究所7-900625 7-900625-02-X 1999 TP312VH/36 VHDL编程与仿真王毅平等人民邮电7-115-08641-9 2000 73.9621/W38V7 VHDL程序设计教程邢建平曾繁泰清华大学7-302-11652-0 2005 TP312VH/27/3课程设计报告规课程设计报告应包含如下几个部分1)功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2) 详细设计按照VHDL语言开发流程写出整个开发的详细过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。
数值比较器的实验报告
计算机组成原理实验报告实验题目班级姓名学号指导教师4位数值比较器一、实验目的与要求：掌握常见组合逻辑电路的分析和设计二、实验原理1、实验内容及说明要比较的是两个4位二进制数A=A3A2A1A0、B=B3B2B1B0，比较结果用L、G、M表示，且A>B时，L=1；A=B时，G=1；A<B时，M=1.1.比较方法，输出输入之间因果关系分析从最高位开始比较，依次逐位进行，直到比较出结果为止。
①若A3>B3，则A>B，L=1、G=M=0.②当A3=B3，即G3=1时，若A2>B2，则A>B，L=1、G=M=0.③当A3=B3、A2=B2即G3=G2=1时，若A1>B1，则A>B，L=1、G=M=0.④当A3=B3、A2=B2、A1=B1即G3=G2= G2=1时，若A0>B0，则A>B，L=1、G=M=0对A>B即L=1，上述四种情况是或的逻辑关系。
⑤只有当当A3=B3、A2=B2、A1=B1、A0=B0即G3=G2= G1= G0=1时，才会有A=B，即G =1。
显然，对于A=B即G =1，G3、G2、G1、G0是与的逻辑关系⑥如果A不大于B也不等于B，即L=G=0时，则A必然小于B，即M=1.2、4位数值比较器真值表3、逻辑表达式L=L3+G3L2+G3G2L1+G3G2G1L0 G=G3G2G1G0M=4、原理框图5、实验原理图A010A112A213A315A<B2A=B3A>B4B09B111B214B317657485COMP10P12131532<3=4>9Q1114137485A<BA=BA>B三、实验内容1、实验步骤（1）原理图输入：实验原理图，采用图形输入法在计算机上完成实验电路的原理图输入。
（2）管脚定义：其中A3A2A1A0定义在k3－k0(56－53)，B3B2B1B0定义在k11－k8(29－26)，G,M,L,定义在LED3－LED0（79－76）。
4位无符号比较器设计代码
4位无符号比较器设计代码一、概述在数字电路中，比较器是一种常用的电路，用于比较两个输入信号的大小关系，并输出相应的逻辑信号。
本文将详细介绍如何设计一个4位无符号比较器，并给出相应的Verilog代码。
二、设计思路1. 比较器输入本次设计的4位无符号比较器，需要输入两个4位二进制数。
由于是无符号数，因此不需要考虑正负号问题。
同时，为了方便后续操作，我们可以将输入信号转化为有符号数。
2. 比较器输出比较器输出需要根据两个输入信号的大小关系进行判断，并输出相应的逻辑信号。
具体地说，如果第一个输入信号大于第二个输入信号，则输出高电平（1），否则输出低电平（0）。
3. 设计流程根据以上思路，我们可以按照以下流程进行设计：（1）确定模块名称和端口列表；（2）定义内部变量和常量；（3）编写比较逻辑代码；（4）测试并调试代码。
三、设计代码根据上述设计思路，我们可以编写如下Verilog代码：module comparator_4bit(input [3:0] A, input [3:0] B, output reg out);always @(*)beginif(A > B)out = 1;elseout = 0;endendmodule四、代码解析1. 模块名称和端口列表本次设计的模块名称为“comparator_4bit”，包含三个端口：两个输入端口A和B，一个输出端口out。
2. 内部变量和常量本次设计中没有定义任何内部变量和常量。
3. 比较逻辑代码比较逻辑代码使用always块进行实现。
该块会在输入信号发生变化时自动触发，并根据输入信号的大小关系输出相应的逻辑信号。
4. 测试并调试代码在完成代码编写后，我们需要进行测试并调试。
可以通过仿真工具进行测试，检查比较器是否能够正确输出相应的逻辑信号。
五、总结本文介绍了如何设计一个4位无符号比较器，并给出了相应的Verilog 代码。
通过本次设计，我们可以更好地理解比较器的工作原理，并掌握Verilog语言的基础知识。
4位数据比较器
4位数据比较器姓名：高军宝班级：微电子0803学号：04084095（30）报告日期：1.实验目的练习在ModelSim下编写Verilog程序，熟悉ModelSim运行过程，并学会用verilog编写一个4位数据比较器。
2.实验任务编写一个4位数据比较器。
功能模块和激励模块的写在两个文件中。
3.实验内容及步骤3.1 实验内容编写4位数据比较器的功能模块和激励模块。
3.2 本次所实现的功能描述4位数据比较器有五个输入端：两个比较数的输入端，三个级联信号的输入端；三个比较结果输出端(< , > , =)；本实验采用行为级级建模进行编程。
3.3 本次实验的设计方案1．进入modelsim后点击file ----> new ---->project.之后出现一个建立工程的对话框，键入compare4工程名后，再在下面路径添加一个自己的文件夹。
确认后会弹出一个对话框，点击creat New File，在工程compare4下建立两个文件分别叫做compare4的功能模块文件和compare4_top的测试激励模块文件。
2．双击进入文件后编写程序3．编译，如果程序出错对程序进行修改。
之后再编译，编译成功后点击simulate进行仿真。
.4．观察仿真结果是否符合事先的设计。
不符合继续修改程序。
compare4.vmodule compare4(cmp_a,cmp_b,cmp_a_b,a,b,cmp_a_in, cmp_b_in,cmp_a_b_in);output cmp_a,cmp_b,cmp_a_b; input [3:0] a,b;input cmp_a_in,cmp_b_in,cmp_a_b_in; reg cmp_a,cmp_b,cmp_a_b;always @(b)beginif(a>b)begincmp_a=1'b1;cmp_b=1'b0;cmp_a_b=1'b0;endelse if(a<b)begincmp_a=1'b0;cmp_b=1'b1;cmp_a_b=1'b0;endelsebeginif({cmp_a_in,cmp_b_in,cmp_a_b_in}==3'b100)begincmp_a=1'b1;cmp_b=1'b0;cmp_a_b=1'b0;endelseif({cmp_a_in,cmp_b_in,cmp_a_b_in}==3'b010)begincmp_a=1'b0;cmp_b=1'b1;cmp_a_b=1'b0;endelseif({cmp_a_in,cmp_b_in,cmp_a_b_in}==3'b001)begincmp_a=1'b0;cmp_b=1'b0;cmp_a_b=1'b1;endendendendmodulecompare4_top.v`timescale 10ns/1nsmodule compare4_top;wire cmp_a,cmp_b,cmp_a_b;reg [3:0] a,b;reg cmp_a_in,cmp_b_in,cmp_a_b_in;integer i,j;compare4 cmp1( .cmp_a(cmp_a),.cmp_b(cmp_b),.cmp_a_b(cmp_a_b),.a(a),.b(b),.cmp_a_in(cmp_a_in),.cmp_b_in(cmp_b_in),.cmp_a_b_in(cmp_a_b_in)); initialbegina<=4'd0;b<=4'd1;cmp_a_in<=1'b0;cmp_b_in<=1'b0;cmp_a_b_in<=1'b0;endalwaysbegin#5 {cmp_a_in,cmp_b_in,cmp_a_b_in}=3'b100;#5 {cmp_a_in,cmp_b_in,cmp_a_b_in}=3'b010;#5 {cmp_a_in,cmp_b_in,cmp_a_b_in}=3'b001;endinitialbeginfor(i=0;i<16;i=i+1)for(j=0;j<16;j=j+1)begin#5 a=i;b=j;endendendmodule3.4 本次实验设计的结果本实验测试结果：4.实验总结这也是数电书上的电路，要写一个完整的，健壮的程序，必须考虑完全，并且要使程序的可综合性强，写激励时要将所包含的每个情况考虑进去，最主要的一点是要勤动手，多写程序，多思，才能有所提高。
四位数值比较器
EDA技术课程大作业设计题目：四位数值比较器院系：电子信息与电气工程系学生姓学号：0035专业班级：09电子信息工程（升）2010年12月9日四位数值比较器1. 设计背景和设计方案设计背景在数字电路中，比较器的逻辑功能是用来对两输入端口送来的数据进行比较操作，然后将比较的结果送到输出端口上。
通常，比较器对两个输入数据进行比较可以得到三种基本的比较结果：大于、小于和等于。
当然，比较器也可以得到不大于、不小于和不等于等结果，而这几种结果可以由三种基本的比较结果进行取反运算即可。
设计方案四位数值比较器是数字电路中应用得最广泛的一种比较器。
一般来说，四位数值比较器的实体模块如图1-2-1所示，与其对应的真值表如表1-2-1所示。
比较器含有两个4位位矢量输入端口A和B，3个比较结果输出端口GT、EQ、LT，以及3个级联输入端口I1、I2、I3。
其中级联输入端口的作用是用来进行芯片的级联操作。
通过这些端口可以对比较器的功能进行扩展。
图1-2-1 四位比较器实体模块表1-2-1 四位比较器的真值表2. 方案实施四位数值比较器的设计1、设计思路文字描述根据实体模块和真值表可知，设计两组四位数据输入端口，三个级联输入端口，三个数据比较结果输出端口。
2、程序library ieee;use comparator isport(A0,A1,A2,A3: in std_logic;B0,B1,B2,B3: in std_logic;I1,I2,I3: in std_logic;GT,EQ,LT: out std_logic);end comparator;architecture one of comparator issignal A_tmp,B_tmp:std_logic_vector(3 downto 0);beginA_tmp <= A3&A2&A1&A0;B_tmp <= B3&B2&B1&B0;process(A_tmp,B_tmp,I1,I2,I3)beginif(A_tmp > B_tmp) thenGT <='1'; EQ <='0'; LT <='0';elsif(A_tmp < B_tmp) thenGT <='0'; EQ <='0'; LT <='1';elsif(A_tmp = B_tmp) thenif(I2='1') thenGT <='0'; EQ <='1'; LT <='0';elsif(I1='1') thenGT <='1'; EQ <='0'; LT <='0';elsif(I3='1') thenGT <='0'; EQ <='0'; LT <='1';end if;end if;end process;end one;3、运行结果文字描述运行程序全部成功通过，有十六个警告。
4位数值比较器设计
4位数值比较器设计-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN电子技术课程设计报告题目： 4位数值比较器设计学生姓名：学生学号：年级：专业：班级：指导教师：机械与电气工程学院制2016年11月4位数值比较器设计机械与电气工程学院：自动化专业1.课程设计的任务与要求课程设计的任务采用Multisim 软件实现4位数值比较器的设计与仿真。
课程设计的要求（1）设计一个4位数值比较器的电路，对两个4位二进制进行比较。
（2）采用74Ls85集成数值比较器。
（3）要有仿真效果及现象或数据分析。
2.四位数值比较器设计方案制定四位数值比较器工作的原理对两个4位二进制数A3A2A1A0与B3B2B1B0进行比较。
从A的最高位A3和B的最高位B3进行比较，如果他们不相等，则该位的比较结果可以作为两数的比较结果。
若最高位A3=B3，则再比较次高位A2=B2，余此类推。
如果两数相等，那么，必须将进行到最低位才能得到结果。
可以知道：FA>B=FA3>B3+FA3=B3FA2>B2+FA3=B3FA2=B2FA1>B1+FA3=B3FA2=B2FA1=B2F A0>B0+FA3=B3FA2=B2FA1=B1FA0=B0IA>B （2-1）FA<B=FA3<B3+FA3=B3FA2<B2+FA3=B3FA2=B2FA1<B1+FA3=B3FA2=B2FA1=B2F A0<B0+FA3=B3FA2=B2FA1=B1FA0=B0IA<B （2-2）FA=B=FA3=B3FA2=B2FA1=B1FA0=B0IA=B （2-3）IA>B、IA<B和IA=B称为扩展输入端，是来自地位的比较结果。
扩展输入端与其他数值比较器的输出连接，以便组成位数更多的书值比较器。
若仅对4位数进行比较时，IA>B、IA<B、IA=B进行适当处理，IA>B=IA<B=0,IA=B=1。
四位数值比较器
四位数值比较器班级：电子信息工程（2）班姓名：林贤款学号：Xb13610208时间：2015.12—2015.12 一、实验目的。
1、设计四位二进制码比较器，并在QuantusII上进行仿真。
2、掌握VHDL设计实体的基本结构及文字规则。
二、实验要求。
1、用VHDL语言编写四位二进制码比较器的源文件；2、对设计进行仿真验证；三、实验原理。
本实验实现要实现两个4位二进制码的比较器。
即当输入为两个4位二进制码和时, 输出为M（A=B）,G（A>B）和L（A<B）（如右图所示）。
用高低电平开关作为输入，发光二极管作为输出。
当A=B时，M处接的二极管亮；当A>B时，G处接的二极管亮；当A<B时，L 处接的二极管亮。
具体管脚安排根据试验系统的实际情况自行定义。
四、实验器材。
1、EDA开发软件一台；2、装有QuantusII软件电脑一台。
五、实验步骤。
1、打开软件。
快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
2、新建工程。
（1）选择File菜单下New Project Wizard。
（2）输入工作目录和项目名称。
（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入。
（4）选择设计器件。
（5）选择第三方EDA综合、仿真和时序分析工具。
（6）建立项目完成，显示项目概要。
3、添加文件（file>new> VHDL file），新建完成之后要先保存。
4、编写程序（原程序如下a所述）。
5、检查语法（点击工具栏的这个按钮)。
6、锁定引脚，点击工具栏的（如下管脚分配所述）。
六、实验结果。
1、编译结果无误图。
2、仿真波形图：当=1011，=1101时，A<B，L为高电平，即L=1。
八选一数据选择器和四位数据比较器verilog实验报告
八选一数据选择器和四位数据比较器verilog实验报告实验报告：八选一数据选择器和四位数据比较器一、引言数据选择器和数据比较器是数字电路中常用的基本电路模块，它们在许多数字系统中起着重要的作用。
本实验通过使用Verilog语言，设计并实现了八选一数据选择器和四位数据比较器电路。
本实验报告将分别介绍这两个电路的设计原理、实验过程以及实验结果。
二、八选一数据选择器的设计1.设计原理八选一数据选择器是一种多路选择器，根据控制信号来选择其中一个输入信号输出。
其输入端包括8个数据输入信号（D0-D7）、3个控制信号（S2、S1、S0）以及一个使能信号（EN），输出端为一个数据输出信号（Y）。
当使能信号为高电平时，根据控制信号的值，将对应的输入信号输出。
2.设计过程本实验中，我们使用Verilog语言进行八选一数据选择器的设计。
首先，我们声明输入输出端口：module mux8to1(input [7:0] D, input [2:0] S, input EN,output reg Y);然后，我们使用case语句来实现根据控制信号选择输出信号的功能：beginif (EN)case (S)3'b000:Y=D[0];3'b001:Y=D[1];3'b010:Y=D[2];3'b011:Y=D[3];3'b100:Y=D[4];3'b101:Y=D[5];3'b110:Y=D[6];3'b111:Y=D[7];default: Y = 1'bx;endcaseelseY = 1'bx;end最后，我们将设计的模块实例化并进行仿真和综合验证。
三、四位数据比较器的设计1.设计原理四位数据比较器用于比较两个四位二进制数的大小。
其输入端包括两个四位二进制数（A、B），输出端为一个比较结果信号（OUT）。
当输入A大于B时，OUT为1；当A等于B时，OUT为0；当A小于B时，OUT为-12.设计过程本实验中，我们同样使用Verilog语言进行四位数据比较器的设计。
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课程设计报告课程名称数字逻辑课程设计课题4位输入数据的一般数值的比较电路的设计专业计算机科学与技术班级计算机1202学号201203010202姓名周逢露指导教师刘洞波陈淑红陈多2013年12月13日课程设计任务书课程名称数字逻辑课程设计课题4位输入数据的一般数值比较电路的设计专业班级计算机科学与技术学生姓名周逢露学号201203010202指导老师刘洞波陈淑红陈多审批刘洞波任务书下达日期：2013年12月13日任务完成日期：2014年01月21日一、设计内容与设计要求1．设计内容：本课程是一门专业实践课程，学生必修的课程。
其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。
加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。
题目一4线-16线译码器电路设计；题目二16选1选择器电路设计；题目三4位输入数据的一般数值比较器电路设计题目四10线-4线优先编码器的设计题目五8位全加器的设计题目六RS触发器的设计；题目七JK触发器的设计；题目八D触发器的设计；题目九十进制同步计数器的设计；题目十T触发器的设计；每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。
参考书目1EDA技术与VHDL程序开发基础教程雷伏容，李俊，尹霞清华大学出版社978-7-302-22416-72010TP312VH/362VHDL电路设计雷伏容清华大学出版社7-302-14226-22006TN702/1853VHDL 电路设计技术王道宪贺名臣刘伟国防工业出版社7-118-03352-92004TN702/624VHDL 实用技术潘松，王国栋7-810657-81065-290-72000TP312VH/15VHDL 语言100 例详解北京理工大学ASIC研究所7-9006257-900625-02-X1999TP312VH/36VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/W38V●课程设计报告规范课程设计报告应包含如下几个部分1)功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图2) 详细设计按照VHDL语言开发流程写出整个开发的详细过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。
基本设计流程如下：①工程管理：新建工程，工程管理；②源文件输入：VHDL程序或者原理图的设计，内嵌模块的调用；③综合、编译：检查语法，连接错误，生成综合后网表；④功能仿真：综合后的功能仿真；⑤简单约束：管脚分配，I/O特性约束，简单的时序约束；⑥全编译：软件自动完成布局布线，生成最终编程文件；⑦时序仿真：带延时的和实际情况非常接近的时序仿真；⑧编程：下载到硬件当中。
3) 调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。
b.设计过程中遇到的问题以及解决问题的方法。
c.课程设计过程经验教训、心得体会。
4) 书写格式见附带说明。
5) 附录a.参考书目b.源程序清单（带注释）●考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。
具体考核标准包含以下几个部分：1)平时出勤（占10%）2)系统需求分析、功能设计、数据结构设计及程序总体结构合理与否（占10%3)程序能否完整、准确地运行，个人能否独立、熟练地调试程序（占40%）4)设计报告（占30%）5)注意：不得抄袭他人的报告（或给他人抄袭），一旦发现，成绩为零分。
6)独立完成情况（占10%）。
课程设计验收要求1)运行所设计的系统。
2)回答有关问题。
3)提交课程设计报告纸质稿。
4)提交源程序或设计报告文档电子稿。
5)依内容的创新程度，完善程序情况及对程序讲解情况打分。
二、进度安排上机时间、地点16 周周二下午E410/41316 周周二下午E413/41416 周周三下午E414/606附带说明：1.课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（程序清单）。
2.正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。
3.正文的内容:一、课题的主要功能；二、详细设计；三、程序调试；四、总结；五、附件（所有程序的原代码，要求对程序写出必要的注释）。
4.正文总字数要求在5000字以上（不含程序原代码）。
目录一、课题的主要功能1）功能描述2）集成数值比较器74LS85得功能3）集成数值比较器74LS85是４位数值比较器二、详细设计1）打开QuartusII软件；新建一个项目，2）建立VHDL文件3）建立矢量波形文件4）进行功能仿真5）进入时序仿真6）器件的下载三、程序调试分析及设计体会1）仿真或程序下载调试2）设计过程中遇到的问题及解决方法3）课程设计的心得体会四、书写格式五、总结六、附录1)功能描述2）集成数值比较器74LS85得功能2)集成数值比较器74LS85是４位数值比较器，其功能如下：从功能表可以看出，该比较器的比较原理和两位比较器的比较原理相同。
两个４位数的比较是从Ａ的最高位A3和Ｂ的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。
若最高位A3＝B3，则再比较次高位A2和B2，余类推。
显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。
2.函数表达式3. 逻辑电路图2) 详细设计①打开quartus软件；②新建一个项目，但是这个过程要注意工程名要和项目一样，不然就会导致软件找不到文件而出错。
见下图：③新建一个vhdl程序编辑文件筐，如③新建一个vhdl程序编辑文件筐，如④然后写入你要编写的vhdl程序。
⑤程序写好以后保存一下，然后就要编译看是否有错误。
（警告可以运行程序）⑥程序编译好以后，我们就要制作一个网表编译框，然后我们要编辑结束时间，做完以后，我们就要插入一个节点，把项目改成所有，然后点一下list，把左边边框里的项目全部拉到右边边框，然后输入波形图，然后编译波形图，见下图：⑦编译好波形图以后，我们就可以观察波形的输出结果了，看是否符合理想的结果。
见下图：⑧符合理想结果以后，我们就可以来定义引脚，定义好引脚以后，我们就要下载程序到芯片上。
具体操作：点Tools/programmer就会出来一个文件编译框，然后把那个全选那个选择框全选，如：然后再添加硬件，见下图：添加好硬件好以后，我们就可以把程序下载到硬件上（注意：我们应该先连接电脑和仪器数据线，然后再插上电源）见下图：点上面图中的那个start按键，就可以把程序下载到芯片上。
⑨做好以后，我们就可以在仪器上通过开关来控制输入，观察输出，如果结果和我们预想的一致，我们的实验就成功了。
⑩实验成功以后，我们就可以写实验报告了3) 调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。
（见详细设计）b.设计过程中遇到的问题以及解决问题的方法。
⑴第一个错误就是工程名和项目名不一样，导致的错误就是每次调试程序都会出现3个错误。
后经过老师的指导，才使我改正错误。
这个老师上课的时候特别强调的，但是一旦自己动手做就又把老师的话，丢在脑后了。
⑵因为我们没有学习vhdl这门课程，导致我们不会自己编写程序，所以我们就只能自己在网上找程序，但是网上的程序质量有很大的差别。
有很多的错误，并且问题是我们自己还不知道怎么去把错误改正。
经过老师指导，我才把程序改正。
但是还是不理解那个语法。
⑶就是对这个程序的不熟悉，老是弄错了顺序，导致程序错误。
c.课程设计过程经验教训、心得体会。
通过这次课程设计，加强了我们动手、思考和解决问题的能力。
在这个设计课程开始的时候，我感到很迷茫，不知道该怎么去做这个课程设计。
不知道该怎么去开使这个课程设计。
最后再看了很多次的课程设计计划书之后终于做了4位数值比较器这个课题。
这个课题老师在上课的时候也有讲过。
当时听起来感觉害死十分的简单。
当我开始这个课题的时候，我有发现了我对这个4位数比较器了解的太少了。
在这个课程设计的过程中，我查阅了大量的资料，询问了同学老多问题，才把这个课题了解的比较清楚。
经过一个星期的课程设计实习，使得我们经历过了坎坷的路程，其中的经历一言难尽。
在这期间我曾经认为课程设计是比较简单的，从开始的满是激情，经过了一度忙乱，到最后的汗水背后的复杂心情，这期间的点点滴滴令我十分难忘，回味无穷。
我感觉到这才是比较真是，充满活力的生活。
生活就是这样，只有付出辛劳的汗水才能得到相应的收获，汗水预示着结果也见证着收获。
劳动是人类生存生活永恒不变的话题。
充满劳动的人生才更具有意义，才更加的美好。
我忍艰苦奋斗这个词非常的适用于我们的这各课程设计，苦中作乐更是体现了他的精髓。
我们全体的学生都在课程设计中留下辛勤的汗水。
都在为了自己的课程设计更加的完美而不断地查阅资料，不断地改进自己的方案。
我们同学之间也在不断地相互帮助，使得我们之间的感情更加的好，更加的想一个大家庭里的兄弟姐妹。
我们一起讨论问题一起又说有笑，人与人之间的距离更近了。
当我们看到自己的成果时，心里十分的激动，十分的兴奋，也明白了很多的道理。
我认为有些事情即使再难，再枯燥只要我们尽自己最大的努力也能完成的很好。
我们要挑战自己的懒惰心理，执着的坚持下去才能使得我们的工作做得更加的出色。
“世上无难事，只要肯登攀”做任何事都是如此。
在设计的过程中遇到问题，可以说得是艰难险阻，这毕竟这是第一次接触这些东西，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。
同时，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！此次课程设计，学到了很多课堂上学不到的东西，像独立的思考解决问题和怎样向他人学习，这些都使我都受益非浅。
在此，感谢刘老师的细心指导，同样谢谢其他各组同学的无私帮助源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity trigger_d isport(clk,d,sreset:in std_logic; --同步复位端sresetq,qf:out std_logic);end entity;architecture art of trigger_d isbeginprocess(clk,d,sreset)beginif clk'event and clk='1' thenif sreset='1' then q<='0';qf<='1';else q<=d;qf<=not(d);end if;end if;end process;end architecture art;计算机与通信学院课程设计评分表课题名称：教师签名：日期：。