第3章(744)教材配套课件

第三章 集成逻辑门电路
从上式可见，CMOS动态功耗正比于转换频率和电源电 压的平方。当工作频率比较高时， CMOS门的功耗可能会 超过TTL门。 在设计CMOS电路时， 应选用低电源电压器 件，例如3.3 V供电电源74LVC系列或1.8 V供电电74AUC系 列， 以降低功耗。
第三章 集成逻辑门电路
门， 右边为负载门。当驱动门的输出端为高电平时， 将有
电流IOH从驱动门拉出而流入负载门，负载门的输入电流为 IIH。当负载门的个数增加时， 总的拉电流将增加，会引起 输出高电压的降低。 但不得低于输出高电平的下限值，
这就限制了负载门的个数。 这个， 输出为高电平时的扇出
数可表示如下：
NOH

IOH (驱动门) I IH (负载门)
3.3.3 噪声容限表示门电路的抗干扰能力。 从传输特性曲线
可看出，无论输出高电平， 还是低电平， 都允许输入信号
在一定范围内变化，而输出电平不变化。 超过这个范围，
输出电平将发生变化。 由传输特性可确定其噪声容限。
由图3－2可知， 当输出低电平时， 其输入高电平的噪声容
限为
UNH=UIH-UImin
所示为用传输延迟时间tpd和功耗PD综合描述各种逻辑门电路 的性能。
第三章 集成逻辑门电路 图 3－4 各种门电路的延迟时间与功耗的关系图
第三章 集成逻辑门电路
3.3.7 扇入系数与扇出系数 门电路的扇入数取决于它的输入端的个数， 例如一个3
输入端的与非门，其扇入数N1=3 门电路的扇出数是指其在正常工作情况下， 所能带同
第三章 集成逻辑门电路 表3－1 几种CMOS电路传输延迟时间
第三章 集成逻辑门电路
图 3－3 门电路传输延迟波形图
第三章 集成逻辑门电路
3.3.5 功耗是门电路的重要参数之一。功耗有静态和动态之分。
所谓静态功耗, 指的是当电路的输出没有状态转换时的功耗。 静态时，CMOS电路的电流非常小，使得静态功耗非常低， 所 以CMOS电路广泛应用于要求功耗较低或电池供电的设备，例 如便携计算机、 手机和掌上电脑等。 这些设备在没有输入信 号时，
第三章 集成逻辑门电路
ECL 砷化镓是继锗和硅之后发展起来的新一代半导体材料。 由 于砷化镓器件中载流子的迁移率非常高， 因而其工作速度 比硅器件快得多，并且具有功耗低和抗辐射的特点， 已成 为光纤通信、 移动通信以及全球定位系统等应用的首选电 路。
第三章 集成逻辑门电路 I2L电路是20世纪70年代发展起来的一种双极型晶体管
第三章 集成逻辑门电路
这种新型的TTL使用肖特基势垒二极管， 以避免BJT工作在饱 和状态， 从而提高工作速度。最早的TTL门电路是74系列。 后来出现了改进型的74H系列， 其工作速度提高了，但功耗却 增加了。 而74L系列的功耗降低了很多， 但工作速度也降低了。 为了解决功耗和速度之间的矛盾，推出了低功耗和高速的74S 系列， 它使用肖特基晶体三极管，使电路的工作速度和功耗 均得到改善。 之后又生产出74LS系列，其速度与74系列相当，
第三章 集成逻辑门电路
第三章 集成逻辑门电路
3.1 TTL集成逻辑门电路 3.2 CMOS集成逻辑门电路 3.3 逻辑门电路的特性与参数 3.4 开路门与三态门 3.5 集成逻辑门电路使用中的实际问题
第三章 集成逻辑门电路
3.1 TTL集成逻辑门电路
目前使用的双极型数字集成电路是TTL和ECL系列、 I2L 系列。TTL是应用最早、 技术比较成熟的集成电路，曾被 广泛使用。 大规模集成电路的发展要求每个逻辑单元电路 的结构简单， 并且功耗低。 TTL电路不能满足这个条件， 因此逐渐被CMOS电路取代， 退出其主导地位。 由于TTL 技术在整个数字集成电路设计领域中的历史地位和影响， 很多数字系统设计技术仍采用TTL技术， 特别是从小规模 到中规模数字系统的集成， 因此推出了新型的低功耗和高 速TTL器件。
第三章 集成逻辑门电路
3.3 逻辑门电路的特性与参数
3.3.1 电压传输特性是指输出电压uo随输入电压ui变化的曲线。
反相器（如图3－1(a)所示)的电压传输特性，如图3－1(b)所 示。
第三章 集成逻辑门电路
图 3－1 (a) 电压传输测试图; (b) 反相器的电压传输特性
第三章 集成逻辑门电路 3.3.2 输出高电平UOH、 输出低电平UOL
从电压传输特性曲线（如图3－1(b)所示)可读出UOH 和UOL的值。不同的门电路， 由于内部结构的差异， 其值
对TTL门电路： UOH: 3.6 V~2.6V
UOL: 0.2V~0.35V 对于典型工作电压为5V的74HC系列的CMOS逻辑电路：
UOH=5V, UOL=0V
第三章 集成逻辑门电路
第三章 集成逻辑门电路
2) 图3－5(b)所示为灌电流负载的情况， 当驱动门的输出 端为低电平时， 负载电流IOL流入驱动门，它是负载门输入 端电流IIL之和。当负载门的个数增加时， 总的灌电流IOL 将增加， 同时也将引起输出低电压UOL的升高。当输出为低 电平， 并且保证不超过输出低电平的上限值时， 驱动门所 能驱动同类门的个数由下式决定：
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CMOS是数字逻辑电路的主流工艺技术， 但CMOS技术 却不适合用在射频和模拟电路中。因此BiMOS成为射频系 统中用的最多的工艺技术。 BiMOS集成电路是将BJT的高 速性能和高驱动能力，以及CMOS的高密度、 低功耗和低 成本等优点结合起来， 既可用于数字集成电路， 也可用于 模拟集成电路。BiMOS技术主要用于高性能集成电路的生 产。
动态功耗的另一部分是因为CMOS管的负载通常是电容
性的，当输出由高电平到低电平，或者由低电平到高电平转
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换时，会对电容进行充/放电， 这个过程将增加电路的损耗。 这部分动态功耗为
PL

CLU
2 DD
f
式中, CL为负载电容。 由此得到CMOS电路总的动态功耗为
PD (CPD CL )UD2D f
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早期生产的CMOS门电路为4000系列， 后来发展为 4000B系列， 其工作速度较慢， 与TTL不兼容， 但它具有 功耗低、工作电压范围宽、 抗干扰能力强的特点。 随后出 现了高速CMOS器件74HC和74HCT系列。与4000B系列相比， 其工作速度快， 带负载能力强。 74HCT系列与TTL兼容， 可与TTL器件交换使用。 另一种新型CMOS系列是74VHC 和74VHCT系列， 其工作速度达到了74HC和74HCT系列的 两倍。对于54系列产品， 其引脚编号及逻辑功能与74系列 基本相同， 所不同的是54系列是军用产品， 适用的温度范 围更宽， 测试和筛选标准更严格。
当输出高电平时， 其输入低电平的噪声容限为
UNL=UImax-UIL
第三章 集成逻辑门电路 由于前一级驱动门电路的输出就是后一级负载门电路的
输入， 故噪声容限又可通过下式求出：
UNH=UOHmin-UImin UNL=U1Imax-UOLmax
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图 3－2 噪声容限
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3.3.4 传输延迟时间是表征门电路开关速度的参数， 它说明门
电路在输入脉冲波形的作用下， 其输出波形相对于输入波形 延迟了多长时间。当门电路的输入端加入一脉冲波形， 其相 应的输出波形如图3－3所示。通常输出波形下降沿、 上升沿 的中点与输入波形对应沿中点之间的时间间隔， 分别用tpLH和 tpHL表示。由于CMOS门电路输出级的互补对称性，其tpLH和 tpHL相等。有时也采用平均传输延迟时间这一参数， 即 tpd=(tpLH+tpHL)/2。例如，CMOS与非门74HC00在5 V典型工作 电压时的tpLH=7ns, tpHL=7 ns, tpd=(7+7)ns/2=7ns。在图3－3中还 标出了上升时间tr和下降时间tf。
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3.2 CMOS
CMOS逻辑门电路是在TTL电路之后出现的一种广泛应 用的数字集成器件。按照器件结构的不同形式， 可以分为 NMOS、 PMOS和CMOS三种逻辑门电路。由于制造工艺的 不断改进， CMOS电路已成为占主导地位的逻辑器件， 其工作速度已经赶上甚至超过TTL电路， 它的功耗和抗干 扰能力则远优于TTL电路。因此， 几乎所有的超大规模存 储器以及PLD器件都采用CMOS工艺制造， 且费用较低。
3.3.6 延时-
理想的数字电路或系统， 要求它既速度高， 同时功耗
又低。 在工程实践中，要实现这种理想情况是较难的。 高
速数字电路往往需要付出较大的功耗为代价。一种综合性的
指标称为延时-功耗积， 用符号DP表示，单位为J(焦
［耳］）， 即
DP=tpdPD
式中：tpd=(tpLH+tpHL)/2; PD为门电路的功耗， 一个逻辑门器 件的DP的值愈小，表明它的特性愈接于理想情况。 图3－4
但功耗却降低到74系列的 。 74L1S系列广泛应用于中、 小规 模集成电路。 随着集成电路的发展5 ，生产出进一步改进的
74AS和74ALS系列。 74AS系列与74S系列相比，功耗相当， 但速度却提高了两倍。 74ALS系列将74LS系列的速度和功耗 又进一步提高。
第三章 集成逻辑门电路
而74F系列的速度和功耗介于74AS和74ALS之间，广泛应用 于速度要求较高的TTL逻辑电路。ECL也是一种双极型数字 集成电路， 其基本器件是差分对管。 在饱和型的TTL电路 中， 晶体三极管作为开关在饱和区和截止区切换，其退出 饱和区需要的时间较长。 而ECL电路中晶体三极管不工作 在饱和区，因此工作速度极高。 但ECL器件功耗比较高， 不适合制成大规模集成电路， 因此不像CMOS或TTL系列被 广泛使用。
第三章 集成逻辑门电路
近年来， 随着便携式设备（例如笔记本电脑、 数字相 同、 手机等）的发展， 要求使用体积小、功耗低、电池耗 电小的半导体器件， 因此先后推出了低电压CMOS器件 74LVC（LVC系Low Voltage Logic之意）系列，以及超低 电压CMOS器件74AUC（AUC Ultra Low Voltage Logic之意）系列，并且半导体制造工艺可以使它们的成本 更低、 速度更快， 同时大多数低电压器件的输入输出电平 可以与5 V电源的CMOS或TTL电平兼容。 不同的CMOS系 列器件对电源电压要求不一样。
CMOS电路在输出发生状态转换时的功耗称为动态功耗。 它主要由两部分组成。其中一部分是由于电路输出状态转换的 瞬间， 其等效电阻比较小，从而导致有较大的电流从电源UDD 经CMOS电路流入地。 这部分功耗可由下式表示：
PT CPDUD2D f
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式中：f为输出信号的转换频率；UDD为低电电源；CPD称为 功耗电容，可以在数据手册中查到，74HC系列为20pF, 74LVC系列为15 pF
(1) 电路结构简单， (2) (3) 能够在低电压、 微电流下工作， 但是I2L (1) (2) 目前I2L电路主要用于制作大规模集成电路的内部逻辑 电路， 很少用来制作中、 小规模集成电路产品。
第三章 集成逻辑门电路
TTL电路存在的最大问题是功耗较大。 因此它只能制 作小规模集成电路(Small Scale Integration电路，简称SSI电 路， 其中仅包含10个以内的门电路)和中规模集成电路( Medium Scale Integration电路， 简称MSI电路，其中包含 10~100个门电路), 而无法制作大规模集成电路(Large Scale Integration电路，简称LSI电路，其中包含100~10000个门电 路)和超大规模集成电路(Very Large Scale Integration电路， 简称VLSI电路， 其中包含10000个以上的门电路)。
类门电路的最大数目。扇出数的计算则稍复杂些， 需要考 虑两种情况。 一种情况是负载电流从驱动门流向外电路， 称为拉电流负载； 另一种情况是负载电流从外电路流入驱 动门， 称为灌电流负载，如图3－5所示。 拉与灌形象地表 明了负载的性质， 下面分别予以介绍。
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1)
图3－5(a)所示为拉电流负载的情况， 图中左边为驱动