EDA基于VHDL的24进制计数器课程设计

实训报告
课程名称：EDA设计
学生姓名：
学号：
专业班级：计算机软件
2013年10 月29 日
南昌大学实训报告
学生姓名：学号：专业班级：
设计□创新实训日期：10.9.6—10.9.14 实验成绩：
实训类型：□验证□综合
一、实训项目名称
通过原理图方法以及Verilog HDL语言进行编程两种方法实现24进制计数器。

二、实训目的
1.熟练掌握Quartus II软件的使用。

2.熟练掌握在QuartusII平台上用原理图或者Verilog HDL语言进行电
路设计的方法。

3.学会用例化语句对EDA电路设计中顶层电路进行描述。

三、实训要求
1.熟悉仿真开发软件Quartus II的使用；
2.根据功能要求，用原理图或文本输入方式完成设计；
3.用Quartus II做波形仿真调试；
4.下载至EDA试验仪调试设计。

四、实训基本原理（附源程序清单，原理图、RTL图）
一、通过Verilog HDL语言编程方法程序清单：
module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK);
output [3:0] Q;
output RCO;
input [3:0]D;
input LOAD,ET,EP,CLR,CLK;
reg [3:0]Q;
wire EN;
assign EN = ET&EP;
always @(posedge CLK or negedge CLR) begin
if(!CLR)
Q = 4'b0000;
else if(!LOAD)
Q = D;
else if(EN)
begin
if(Q==9)
Q = 0;
else
Q = Q+1;
end
end
assign RCO = ((Q==4'b1001)&EN)?1:0; endmodule
module XS7D(DIN,DOUT);
input [3:0]DIN;
output [6:0]DOUT;
reg [6:0] DOUT;
always @(DIN)
begin
case(DIN)
0:DOUT = 7'b1000000;
1:DOUT = 7'b1111001;
2:DOUT = 7'b0100100;
3:DOUT = 7'b0110000;
4:DOUT = 7'b0011001;
5:DOUT = 7'b0010010;
6:DOUT = 7'b0000010;
7:DOUT = 7'b1111000;
8:DOUT = 7'b0000000;
9:DOUT = 7'b0010000;
endcase
end
endmodule
module COUNT24(QL,QH,CLK,RRCO);
output [6:0] QL,QH;
output RRCO;
input CLK;
wire [3:0] Q1,Q2;
wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD;
wire [3:0]D1,D2;
wire VCC,GND;
assign D1 = 4'b0000,D2 = 4'b0000,VCC = 1,GND = 0;
ls161
u1(.Q(Q1),.RCO(RCOL),.D(D1),.ET(VCC),.EP(VCC),.LOAD(LOAD),.CLR(VCC),.CLK(CLK));
ls161 u2(.Q(Q2),.RCO(RCOH),.D(D2),.ET(EN),.EP(EN),.LOAD(LOADH),.CLR(VCC),.CLK(CLK)); XS7D u8(.DIN(Q1),.DOUT(QL));
XS7D u9(.DIN(Q2),.DOUT(QH));
nand u3(LOADL,Q1[3],Q1[0]);
nand u4(LOADH,Q2[1],Q1[0],Q1[1]);
not u5(EN,LOADL);
and u6(LOAD,LOADL,LOADH);
not u7(RRCO,LOADH);
endmodule
仿真结果：
二、原理图方法实现
仿真结果：
五、主要仪器设备、软件及耗材
安装有QuartusII的电脑一台。

六、实训步骤
1.按照课本或者资料提供的24进制计数器的电路原理图在QuartusII平台上按照原理图仿真的方法画出原理图，进行编译仿真，观看仿真结果。

2.对仿真结果所得出的波形图进行分析，看输出波形是否与我们设计要求相符合。

3.按照波输出结果与设计需要差对代码或者原理图进行调试。

4.调试程序知道输出波形与设计需要波形完全吻合说明设计成功了，保存工程文件。

5.尝试用原理图以及编辑代码两种方式进行设计达到相同的设计需要。

七、调试过程及处理结果
调试过程中，发现采用原理图法输出结果并不是24进制的计数器输出的波形，经过检查是由于芯片引脚接反了，改正引脚揭发后输出结果完全正确。

输出波形为24进制波形图。

八、思考讨论题或体会或对改进实验的建议
实验过程中通过采用原理图法以及vhdl语言编辑代码两种方法实现一个24进制计数器，观察输出波形，得到正确的输出结果，以及在实验过程中遇到问题自己的调试过程，使得我们更加熟练的掌握了QuartusII软件的正确使用方法以及操作技巧，也练习了采用vhdl语言例化语句定义硬件的顶层结构，熟悉了EDA编程的相关简单技巧，有助于我们以后更加深入的学习EDA编程。

九、参考资料
《CPLD/FPGA与ASIC设计实践教程》（第二版）。