实验1：全加器及二选一数据选择器设计

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Quartusll的图形输入项目创建教程

电子设计自动化技术实验熟悉Quartusll的图形输入法1、实验目的掌握Quartusll的使用方法（1）熟悉图形输入法（2）理解编译方法（3）了解定时仿真2、实验内容（1）设计一个二选一数据选择器，全加器（2）根据图形输入法编译和波形仿真3、实验要求（1）熟悉图形逻辑输入法（2）理解编译方法，了解功能仿真的方法和定时仿真的方法（3）了解把逻辑变成一个逻辑符号的方法4、实验步骤（1）建立设计项目在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名mux 21-3 新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，mux21-3项目出现在项目导航窗口2、输入文本文件新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存输入二选一数据选择器文件为Library ieee;Use ieee.std_logic_1164.all;Entity mux21_3 isPort(i0,i1,sel:in std_logic;y:out std_logic);End mux21_3;Architecture verl of mux 21_3 isBeginWith sel selety<=i0 when’0’;i1 when’1’;‘X’ when others;End verl;3、执行编译设置顶层文件：首先打开准备进行编译的mux21-3.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件mux21-3进行的。

实验一 1位二进制全加器的设计

实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。

2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。

3、学习EDA-V型实验系统的基本使用方法。

二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。

2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。

如有输入错误，修改后再进行编译。

4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。

5、创建1位二进制半加器的的元件图形符号。

6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。

7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。

8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。

三、实验预习要求1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。

2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。

3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。

4、初步制定全加器的引脚锁定。

四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。

2、根据实验内容，详细写出实验的各个步骤，方法。

3、记录实验现象或波形，并与理论值比较、分析。

（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。

电工电子实验-全加器实验报告

实验三全加器一、实验目的学习电路仿真、器件选型、电路调试的电子电路综合设计流程。

二、实验内容1、列出真值表；2、化简到最简逻辑表达式；3、选择芯片搭建电路，验证逻辑功能。

三、实验原理由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成。

加法运算是最基本的一种算术运算。

能完成两个一位二进制数的相加运算并求得“和”及“进位”逻辑电路，称为半加器。

全加器是完成两个一位二进制数相加，并考虑低位来的进位，即相当于将三个一位二进制数相加的电路。

四、实验方法与步骤1、首先进行理论设计画出电路图利用仿真软件验证设计的正确性；2、按照设计电路图选取芯片，在面包板上搭建实验电路进行实验；3、记录实验数据。

五、实验数据记录全加器的和与进位。

全加器电路图全加器真值表A iB iC i-1S i C i0 0 0 0 01 0 0 1 00 1 0 1 01 1 0 0 10 0 1 1 01 0 1 0 10 1 1 0 11 1 1 1 1表 1实验中使用的芯片分别为74LS08P，74LS32P，74LS86P,其分别为一个14针脚封装的4与门电路，14针脚封装的4或门电路，14针脚封装的4异或门电路。

实验目的为模拟并做出一个2进制的1位全加器。

根据其模拟要求列出了2进制的1位全加器的真值表（见表1）。

其输入分别为A i,B i,C i-1，分别代表着本位的两个加数A i,B i与上位进位C i-1，输出为S i和C i其代表为本位求和与本位进位。

根据逻辑代数化简规则对真值表进行化简，对于S i的化简其只能运用公式法而不能运用卡诺图化简，这是由于S i的卡诺图中并不能圈出2n个格子的矩形，而对于C i的化简则可使用卡诺图和公式法分别化简，在化简过程中发现卡诺图化简结果与公式法化简结果并不相同，但其结果是等效的。

其具体化简过程见图1，化简后的公式为S i=A i⊕B i⊕C i-1，C i-B i+C i-1(A i⊕B i)或C i-1=A i B i+C i-1(A i+B i)。

EDA实验1lxm二选一数据选择器

实验一二选一数据选择器VHDL设计Quartus II 6.0开发环境与EDA实验箱使用一实验目的1．熟悉在Quartus II 6.0环境下原理图输入方法。

2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。

3、掌握利用EDA软件进行电路设计的详细流程；4、熟悉EDA实验箱的基本使用方法。

学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。

二实验仪器PC机、Quartus II 6.0软件三实验内容1．详细解读教材117页。

2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。

3．给出其所有信号的时序仿真波形。

四实验原理及步骤1．启动Quartus II 6.0软件在桌面上双击Quartus II 6.0图标或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图2．建立工作库文件夹及工程任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。

不同的设计放在不同的文件夹中。

在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。

注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。

注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。

初次打开Quartus II 6.0，会有如图提示：选择是的情况下，首先是新工程向导：介绍下一步下一步下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。

注意不要选成了EP1K30TC144-3。

下一步就点完成。

3．建立文本程序文件选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。

接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。

[Word]二选一数据选择器

二选一数据选择器目录一：数据选择器的基本原理 (3)二电路逻辑功能 (3)2.1 电路逻辑图 (3)2.2真值表与表达式 (3)2.3电路设计及仿真 (3)三版图设计 (6)3.1总体版图设计及DRC验证 (6)3.1.1数据选择器版图设计步骤 (6)3.1.2版图验证 (9)3.2版图仿真 (10)四数据选择器版图LVS对比 (11)五结论及体会 (13)一：数据选择器的基本原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。

它的作用相当于多个输入的单刀多掷开关，其示意图如下：图1 n位通道选择信号数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。

常见的数据选择器有4选1、8选1、16选1电路。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端图1-1数据选择器原理图二电路逻辑功能2.1 电路逻辑图Y SA SB =+(S 是数据选择控制端，S 为0时选择A ，为1时选S 择B ）要实现2选1选择器，逻辑电路图如下所示图2-1数据选择器逻辑电路图2.2真值表与表达式二选一数据选择器逻辑表达式为：Y SA SB=+根据逻辑表达式所列真值表如下图所示图2-2数据选择器真值表图2.3电路设计及仿真根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图如下：S A B Y1 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0图2-3数据选择器符号图根据符号图并使用S-Edit软件设计出的数据选择器电路图如下所示图2-4数据选择器电路图导出的SPICE文件，如下图所示图2-5 spice文件加载包含文件，如下图所示图2-6 加载后的SPICE文件在其基础上进行仿真：下图从上到下依次为Y. S B A,结合逻辑表达式及真值表可知，电路为正确的图2-7 模拟波形仿真图三版图设计3.1总体版图设计及DRC验证3.1.1数据选择器版图设计步骤（1）新建文件夹：在电脑本地磁盘新建文件夹，文件夹名为shuju。

数电实验报告

《数字电路与逻辑设计》课程实验报告系（院）：计算机与信息学院专业：班级：姓名：学号：指导教师：学年学期: 2018 ~ 2019 学年第一学期实验一基本逻辑门逻辑以及加法器实验一、实验目的1．掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。

2．熟悉TTL中、小规模集成电路的外型、管脚和使用方法。

二、实验所用器件和仪表1.二输入四与非门74LS00 1片2.二输入四或非门74LS28 1片3.二输入四异或门74LS86 1片三、实验内容1．测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。

2．测试二输入四或非门74LS28一个或非门的输入和输出之间的逻辑关系。

3．测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。

4．掌握全加器的实现方法。

用与非门74LS00和异或门74LS86设计一个全加器。

四、实验提示1．将被测器件插入实验台上的14芯插座中。

2．将器件的引脚7与实验台的“地（GND）”连接，将器件的引脚14与实验台的+5V 连接。

3．用实验台的电平开关输出作为被测器件的输入。

拨动开关，则改变器件的输入电平。

4．将被测器件的输出引脚与实验台上的电平指示灯连接。

指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。

五、实验接线图及实验结果74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。

测试其他逻辑门时的接线图与之类似。

测试时各器件的引脚7接地，引脚14接+5V。

图中的K1、K2是电平开关输出，LED0是电平指示灯。

1．测试74LS00逻辑关系接线图及测试结果（每个芯片的电源和地端要连接）图1.1 测试74LS00逻辑关系接线图表1.1 74LS00真值表输入输出引脚1引脚2 引脚3 L L HL H H HL H HHL2. 测试74LS28逻辑关系接线图及测试结果i.ii.iii. 图1.2 测试74LS28逻辑关系接线图表1.2 74LS28真值表i. 输入 ii. 输出 iii. 引脚2 iv. 引脚3v. 引脚1 vi. L vii. L viii. H ix. L x. H xi. L xii. Hxiii. L xiv. L xv. H xvi. Hxvii. L3．测试74LS86逻辑关系接线图及测试结果图1.3 测试74LS86逻辑关系接线图表1.3 74LS68真值表输入输出引脚1引脚2 引脚3 L L L L H H H L H HHL4. 使用74LS00和74LS86设计全加器（输入来源于开关K2、K1和K0，输出送到LED 灯LED1和LED0 上，观察在不同的输入时LED 灯的亮灭情况）。

数字电路实验报告——全加器

数字电路实验报告——全加器
一、实验目的
本实验以PT5801数字电路模块为本，搭建全加器模块，通过实验表实验结果，分析和探究全加器的模块运作。

二、实验要点
（1）准备实验条件：PT5801数字电路模块，模块芯片，模块芯片胶结线，电源，模拟电路仪表和相关配件。

（2）搭建实验模块：将PT5801数字电路模块安装在试验板上，把它的芯片用胶结线接进芯片接口上，将它的上，下，左，右的输入信号用胶结线接到模拟电路板上，最后接上电源供电即可。

（3）进行实验：将上，下，左，右的输入信号分别为0，1，1，0的状态，测试出输出信号，1，保存实验表，观察相关参数趋势。

（4）分析实验结果：通过实验表，可以看出在四种不同组合输入时，只要输入任意一种组合，输出结果都会是1，这是由于全加器为一种位加法器，运行由机械加减器变更成位加法器，在进行两个或多个数据的加法操作时，此模块就可以起效作用，使计算机内部的计算速度大大提高。

三、小结
本次实验通过PT5801数字电路模块搭建全加器模块，通过四种不同组合输入，观察输出结果，分析出全加器是一种位加法器，对电脑中计算机内部计算速度有很大的提高。

实验1：全加器及二选一数据选择器设计

GEXIN EDAPRO/240H 超级万能实验仪
实验1：实验：全加器及二选一数据选择器设计
一、实验前准备
• 本实验例子使用独立扩展下载板 EP1K10_30_50_100QC208(芯片为 EP1K100QC208)。EDAPRO/240H实验仪主板的 VCCINT跳线器右跳设定为3.3V； EDAPRO/240H实验仪主板的VCCIO跳线器组中 “VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的 VCCINT跳线器组设定为2.5V；独立扩展下载板 “EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
（2）实验步骤） • 1）半加器图形设计文件输入（后缀为.gdf） →保存→建立设计项目→编译→创建默认符号； • 2）顶层文件设计： • 全加器图形设计文件输入→保存→建立设计项目→编译→引脚分配及锁定→功能仿真→时序分析；
H_adder
F_adder
引脚对应情况
实验板位置多路选择器信号 ain 通用目标器件引脚名 I/O 目标器件EP1K30TC144引脚号目标器件引脚号 85 86 87 88 1、数字开关SW9：、数字开关： 2、数字开关、开关SW10 3、数字开关、开关SW11 4、信号指示灯、
bincin L9I/O I/O I/O I/O
5、信号指示灯、
L10
89
四、实验内容
• 把全加器的输入接到拨码开关，输出端接2个LED 灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证全加器的工作状态
多路选择器的VHDL设计，熟悉使（2）通过完成选1多路选择器的）通过完成2选多路选择器的设计语言在Max+Plus II环境下设计简单的数字逻用VHDL语言在语言在环境输入设计流程。辑电路输入设计流程。

实验一一位二进制全加器设计实验

大学实验报告学生：学号：专业班级：中兴101实验类型：■ 验证 □ 综合 □设计 □ 创新实验日期： 2012 9 28 实验成绩：实验一一位二进制全加器设计实验一．实验目的（1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程；（2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果；（3）熟悉设备和软件，掌握实验操作。

二．实验容与要求（1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；（2）给出此项设计的仿真波形；（3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。

三．设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。

而一个1位半加器可由基本门电路组成。

(1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。

图1为半加器原理图。

其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。

半加器的真值表为表1 半加器真值表absoco0 0 0 0 0 1 1 0 1 0 1 0 111由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为：b a b a b a so ⊕=+=--（1）ab co = （2）图1半加器原理图(2) 全加器设计原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。

图2全加器原理图。

全加器的真值表如下：表2全加器真值表c a b co so0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。

一位全加器的设计

精选可编辑ppt
一位全加器的设计
制作人：丁黎明
1
一、实验目的
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1.了解全加器的实现方法。 2.掌握全加器的功能。 3.掌握组合逻辑电路的设计与测试方法。
2
二、实验所用芯片
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1、与非门74ls00 2片 2、数据选择器74ls153 1片
3
三、半加器的设计
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D0=0，D1=D2=Ci，D3=1
S i A iB i C i A iB iC i A iB iC i A iB iC i
S i A iB i• C i A i B i• C i A iB i• C i A i B i• C i
D0=C，D1=D2=~C，D3=C 8
精选可编辑ppt
四、全加器的设计与实现
不考虑前面的进位的加法就是半加器来自ABS
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
S A B A B A B A B A B A B
CABAB
4
三、半加器的设计
精选可编辑ppt
S AB
CABAB
5
精选可编辑ppt
四、全加器的设计与实现
考虑前面的进位的加法就是全加器
Ai Bi Ci Si
Ci+1
0 00
0
0
0 01
1
0
0 10
1
0
0 11
0
1
1 00
1
0
1 01
0
1
1 10
0
1
1 11

二选一数据选择器报告

EDA实验报告组合电路设计一、实验目的1、熟悉quartusⅡ的VHDL文本设计全过程，2、学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

二、实验内容1、实验内容2：将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。

2、实验内容3：引脚锁定以及硬件下载测试。

选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接spker，通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号，aclock2接8 Hz信号。

最后进行编译、下载和硬件测试实验。

三、实验器材PC机一台、Quartus II软件、EDA实验箱一台、下载电缆一根（已接好）。

四、实验程序实验内容2：三选一library ieee;use ieee.std_logic_1164.all;entity muxk isport(a1,a2,a3: in std_logic;s0,s1: in std_logic;outy: out std_logic);end entity muxk;architecture bhv of muxk iscomponent mux21aport( a,b: in std_logic;s: in std_logic;y: out std_logic);end component;signal tmp: std_logic;beginu1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture bhv;五、实验步骤实验二：在实验一的基础上，新建VHDL文件，命名为muxk。

组合逻辑实验报告

篇一：组合逻辑电路实验报告甘肃政法学院本科生实验报告（组合逻辑电路的设计）姓名: 学院: 专业: 班级:实验课程名称:数字电子技术基础实验日期: 指导教师及职称: 实验成绩: 开课时间：甘肃政法学院实验管理中心印制篇二：组合逻辑电路实验报告课程名称：数字电子技术基础实验指导老师：樊伟敏实验名称：组合逻辑电路实验实验类型：设计类同组学生姓名：__________ 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）五、实验数据记录和处理七、讨论、心得一．实验目的1.加深理解全加器和奇偶位判断电路等典型组合逻辑电路的工作原理。

2.熟悉74ls00、74ls11、74ls55等基本门电路的功能及其引脚。

3.掌握组合集成电路元件的功能检查方法。

4.掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。

二、主要仪器设备74ls00（与非门） 74ls55（与或非门） 74ls11（与门）导线电源数电综合实验箱三、实验内容和原理及结果四、操作方法和实验步骤六、实验结果与分析（必填）实验报告(一)一位全加器1.1 实验原理：全加器实现一位二进制数的加法，输入有被加数、加数和来自相邻低位的进位；输出有全加和与向高位的进位。

i-1异或门可通过ai ?bi?ab?ab,即一个与非门；（74ls00），一个与或非门（74ls55）来实现。

ci = ai bi +(ai?bi)c再取非，即一个非门（i-1?ai bi +(ai?bi)ci-1，通过一个与或非门ai bi +(ai?bi)ci-1，用与非门）实现。

1.4 仿真与实验电路图：仿真与实验电路图如图 1 所示。

图11实验名称：组合逻辑实验姓名：学号：1.5 实验数据记录以及实验结果全加器实验测试结果满足全加器的功能，真值表：(二)奇偶位判断器2.1 实验原理：数码奇偶位判断电路是用来判别一组代码中含 1 的位数是奇数还是偶数的一种组合电路。

eda实验报告(全加器,四选一数据选择器,交通灯)

浙师大数理与信息工程学院学生实验报告实验一简单组合逻辑电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。

用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。

2、实验内容用开关K7，K8作为输入设置，从输出指示LED观察OUT21,22,23,24等的变化。

3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shier isPort( k7,k8:in std_logic;out20,out21,out22,out23,out24:out std_logic); end shier;architecture sr of shier isbeginout20<=k7;out21<=not k7;out22<=k7 and k8;out23<=k7 or k8;out24<=k7 xor k8;end sr;波形仿真实验二三八译码器电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。

用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。

2、实验内容用开关K1，K2，K3，K4作为输入设置，组成一个高输出有效的三八译码器，从输出指示LED观察OUT1到OUT8随K1，K1，K3置值的改变而引起相应的变化。

3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shisan isport( a,b,c:in std_logic;y:out std_logic_vector(7 downto 0));end shisan;architecture one of shisan isbeginprocess(a,b,c)variable d:std_logic_vector(2 downto 0);begind:=(c&b&a);if d<="000" theny<="00000001";elsif d<="001" theny<="00000010";elsif d<="010" theny<="00000100";elsif d<= "011"theny<="00001000";elsif d<= "100"theny<="00010000";elsif d<="101"theny<="00100000";elsif d<="110" theny<="01000000";elsif d<="111" theny<="10000000";else null;end if;end process;end one;波形仿真实验四四选一数据选择器电路设计1、实验目的熟悉和了解VHDL语言涉及数字电路的流程，掌握完整的EDA设计方法。

二选一多路选择器实验报告

实验名称：二选一多路选择器实验目的：通过简单、完整而典型的VHDL设计，初步了解用VHDL表达和设计电路的方法，并对由此而引出的VHDL语言现象和语句规则加以有针对性的说明。

实验原理：二选一多路选择器功能描述：输入端口a,b输入信号，在通道选择控制输入端口s输入低电频时，输出端口y输出a输入端口信号；在通道选择控制输入端口s输入高电频时，输出端口y输出b输入端口信号。

实验内容:一、二选一多路选择器程序录入：ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy<=a WHEN s='0' ELSE b;END ARCHITECTURE one;二、文件存盘及创建工程，文件名和工程名为mux21a三、对源程序进行全程编译，如有错误进行修改，直到编译成功。

编译成功的界面如下图：四、得出二选一多路选择器的电路图，如下图五、时序仿真：（１）打开波形编辑器。

（２）设置仿真时间区域（此次仿真域时间设为５us）。

（３）波形文件存盘。

（４）将工程的端口信号选入波形编辑器中。

（５）编入输入波形（输入激励信号）。

（６）总线数据格式设置。

（７）仿真器参数设置。

（８）启动仿真。

（９）观察仿真结果。

结果如下图：实验心得：1、通过本节上机实验，初步了解了VHDL语言现象和语句规律。

2、程序很简单，按照示例程序输入没有什么错误。

主要是通过这个简单程序了解了时序仿真的全过程，以及通过对输入波形的调整达到清晰美观时序仿真效果的调试方法。

3、实验后基本能从整体上把握VHDL程序的基本结构和设计特点。

掌握固定表达句式，实体内容还是跟C语言语法相似。

算是入门了。

组合逻辑电路的设计实验报告

组合逻辑电路的设计实验报告一、实验目的组合逻辑电路是数字电路中较为基础且重要的部分。

本次实验的主要目的是通过设计和实现简单的组合逻辑电路，深入理解组合逻辑电路的工作原理和设计方法，掌握逻辑门的运用，提高逻辑分析和问题解决的能力。

二、实验原理组合逻辑电路是指在任何时刻，输出状态只取决于同一时刻输入信号的组合，而与电路以前的状态无关。

其基本组成单元是逻辑门，如与门、或门、非门等。

通过将这些逻辑门按照一定的逻辑关系连接起来，可以实现各种不同的逻辑功能。

例如，一个简单的 2 输入与门，只有当两个输入都为 1 时，输出才为 1；而 2 输入或门，只要有一个输入为 1，输出就为 1。

组合逻辑电路的设计方法通常包括以下几个步骤：1、分析问题，确定输入和输出变量，并定义其逻辑状态。

2、根据问题的逻辑关系，列出真值表。

3、根据真值表，写出逻辑表达式。

4、对逻辑表达式进行化简和变换，以得到最简的表达式。

5、根据最简表达式，选择合适的逻辑门，画出逻辑电路图。

三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS00（四 2 输入与非门）、74LS04（六反相器）、74LS08（四 2 输入与门）、74LS32（四 2 输入或门）等。

3、导线若干四、实验内容与步骤（一）设计一个一位全加器1、分析问题一位全加器有三个输入变量 A、B 和 Cin（低位进位），两个输出变量 S（和）和 Cout（进位输出）。

2、列出真值表｜ A ｜ B ｜ Cin ｜ S ｜ Cout ｜｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜3、写出逻辑表达式S ＝ A⊕B⊕CinCout ＝ AB ＋（A⊕B)Cin4、化简逻辑表达式S ＝ A⊕B⊕Cin 已最简Cout ＝ AB ＋（A⊕B)Cin ＝ AB ＋ ACin ＋ BCin5、画出逻辑电路图使用 74LS00、74LS08 和 74LS32 芯片实现，连接电路如图所示。

22.数据选择器加法器数值比较器

S AB CO AB
2. 全加器：将两个1位二进制数及来自低位的进位相加
全加器的真值表
输入输出 A B CI S CO 00 0 0 0 00 1 1 0 01 0 1 0 01 1 0 1 10 0 1 0 10 1 0 1 11 0 0 1 11 1 1 1
卡诺图上合并0再求反
S ( A'B'CI ' A'B CI AB'CI ABCI ' )' CO ( A'B' B'CI ' A'CI ' )'
4.4 若干常用组合逻辑电路
4.4.1 编码器 4.4.2 译码器 4.4.3 数据选择器 4.4.4 加法器 4.4.5 数值比较器
4.4.3 数据选择器
一、二选一数据选择器
真值表
SEL A B Y 0 00 0 0 01 1 0 10 0 0 11 1 1 00 0 1 01 0 1 10 1 1 11 1
74LS183 双全加器74LS183 (a)1/2逻辑图； (b)图形符号
二、多位加法器
1. 串行进位加法器优点：简单缺点：慢
2. 超前进位加法器
全加器的真值表
输入输出 A B CI S CO 00 0 0 0 00 1 1 0 01 0 1 0 01 1 0 1 10 0 1 0 10 1 0 1 11 0 0 1 11 1 1 1
4位超前进位加法器 74HC283
4位超前进位加法器 74HC283 逻辑框图
4.4.5 数值比较器
用来比较两个二进制数的数值大小
一、1位数值比较器
A,B比较有三种可能结果

实验1：全加器及二选一数据选择器设计共29页PPT

实验1：全加器及二选一数据选择器设计
16、自己选择的路、跪着也要把它走完。 17、一般情况下)不想三年以后的事，只想现在的事。现在有成就，以后才能更辉煌。
18、敢于向黑暗宣战的人，心里必须充满光明。 19、学习的关键--重复。
20、懦弱的人只会裹足不前，莽撞的人只能引为烧身，只有真正勇敢的人才能所向披靡。
Thank you
Hale Waihona Puke 6、最大的骄傲于最大的自卑都表示心灵的最软弱无力。——斯宾诺莎 7、自知之明是最难得的知识。——西班牙 8、勇气通往天堂，怯懦通往地狱。——塞内加 9、有时候读书是一种巧妙地避开思考的方法。——赫尔普斯 10、阅读一切好书如同和过去最杰出的人谈话。——笛卡儿

EDA技术实验报告

EDA技术实验报告实验⼀利⽤原理图输⼊法设计4位全加器⼀、实验⽬的：掌握利⽤原理图输⼊法设计简单组合电路的⽅法，掌握MAX+plusII 的层次化设计⽅法。

通过⼀个4位全加器的设计，熟悉⽤EDA 软件进⾏电路设计的详细流程。

⼆、实验原理：⼀个4位全加器可以由4个⼀位全加器构成，全加器的进位以串⾏⽅式实现，即将低位加法器的进位输出cout 与相邻的⾼位加法器的低位进位输⼊信号cin 相接。

1位全加器f-adder 由2个半加器h-adder 和⼀个或门按照下列电路来实现。

半加器h-adder 由与门、同或门和⾮门构成。

四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界⾯,掌握利⽤原理图进⾏电路模块设计的⽅法。

QuartusII 设计流程见教材第五章:QuartusII 应⽤向导。

2.设计1位全加器原理图（1）⽣成⼀个新的图形⽂件（file->new->graphic editor ）（2）按照给定的原理图输⼊逻辑门(symbol －>enter symbol)COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击⿏标左键，然后输⼊名字；选中需命名的线，然后输⼊名字。

（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建⼀个设计的符号，该符号可被⾼层设计调⽤。

3.利⽤层次化原理图⽅法设计4位全加器（1）⽣成新的空⽩原理图，作为4位全加器设计输⼊（2）利⽤已经⽣成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形⽂件（file->new->Other Files->Vector Waveform File），保存后进⾏仿真（Processing ->Start Simulation），对4位全加器进⾏时序仿真。

数据选择器全加器

全加器实验报告实验目的：1、了解数据选择器的工作原理2、熟悉数据选择器的引脚及其作用实验原理：位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。

用最简单的原理图输入法来完成半加器及全加器的设计。

可以实现两个二进数相加并求出和的组合电路，称为一位全加器。

设A 为被加数，B 为加数，相邻低位的进位为C in ，其真值表如表1所示：表1输入输出A B C in Y C out 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 11 1 1 1将真值表输入逻辑转换仪，点击真值表转换为最简表达式按钮，得到C B A ABC C AB BC A C B A Y ⊕⊕=+++=''''''BC AB AC B A C AB ABC ABC C AB BC A C out ++=⊕+=+++=)('''1X061Y71X151X241X332X0102Y92X1112X2122X313A 14B 21E 12E 15U174153R11kR21kR41k12U2:A74LS04?????1X061Y71X151X241X332X0102Y92X1112X2122X313A 14B 21E 12E 15U174153R11kR21kR41k12U2:A74LS04?????。