数电练习题

参考练习题

一、 单项选择题

1、在 情况下，“或非”运算的结果是逻辑“1”。 A.全部输入为1 B.仅一个输入为1

C.仅一个输入为0

D.全部输入为0 2、下列逻辑式中，不正确的是 。

A ．=⊕

B A A ⊙B B. A+BC=(A+B)(A+C) C.

C A ABC

B = D.

C B A C B A =++

3、八选一数据选择器，其中地址输入端有 个。

A. 2

B.3

C.4

D.8

4、在下列逻辑部件中，不属于组合逻辑部件的是 。

A ．译码器 B.编码器 C.全加器 D.触发器 5、通常时序电路中一定都包含有 。

A ．触发器 B.组合逻辑电路 C.移位寄存器 D.译码器 6、下列触发器中对输入没有约束条件的是 。

A ．基本RS 触发器 B.主从RS 触发器 C. 同步RS 触发器 D.边沿JK 触发器 7

A ．没有触发器 C. 没有稳定的状态 D.输出只与状态有关而与输入无关 8、PROM 可写入信息的次数为 。

A. 0次

B.一次

C. 多次

D.任意次

9、要用可编程逻辑器件PLD 设计实现预期的逻辑功能， 。

A. 只需要计算机

B.只需要开发软件

C. 计算机和开发软件都需要

D. 计算机和开发软件都不需要 10、 FPGA 器件是指 。

A.随机存取存储器

B. 可编程逻辑阵列器件

C.通用阵列逻辑器件

D. 现场可编程门阵列器件

二、 填空题

1、在负逻辑体制中，逻辑电路的输入、输出高电平赋值为 0 ，低电平赋值为 1 。

2、三态门在其 使能 端的信号无效时，输出呈现高阻状态。

3、能在输入为n 个变量的情况下，产生2n

个最小项输出的逻辑部件为 二进制译码器 。

4、具有16位地址码（A 0～A 15）、可同时存取8位数据的RAM 集成片，其存储容量为 216

*8 。

5、在数字系统中，要把并行数据转换成串行数据，或把串行数据转换成并行数据，应选用的数字部件为 寄存器 。

三 、简单分析题 1、

（1） 试分析下图所示电路，写出输出F 和Y 的逻辑表达式； （2） 列出真值表；

（3） 试画出只用2个芯片实现该电路逻辑功能的逻辑图。

2、试分析如图（a ）所示的时序电路，

（1） 列出其输出方程、驱动方程和次态方程；

（2） 设电路的初始状态为0，画出在图（b ）所示波形作用下，Q 和Z 的

波形图。

CP

X Q Z

(b)

CP

X (a)

四、综合分析与设计题

1、试分析如图所示的两相脉冲产生电路。设触发器的初始状态为0，试画出在CP的作用下输出Φ1、Φ2的波形，并说明Φ1和Φ2的相位差。

2、试用同步十进制可逆计数器（双时钟，可预置）74LS192设计下列两种计数器：

（1）八进制计数器；

（2）60进制加法和减法计数器（由00到59D递增计数、59D到00递减计数）。( 说明：CP U: 加计数时钟输入 CP D:减计数时钟输入；LD预置控制输入(低电平有效) CR：

复位输入（高电平有效），D.C.B.A：预置输入，CO：进位输出，加计数到1001后，输出

负脉冲。BO：借位输出，减计数到0000后，输出负脉冲。以下是管脚图 )

3、试用设计一个101序列信号检测器，用来检测串行二进制代码。要求：①每当连续输入1、0、1时，检测器输出Z为“1”，否则，输出为“0”；②试画出其原始状态图并进行状态化简和状态编码。

4、试设计一个11100010序列信号发生器。

要求：所用器件数尽可能少。

可用器件：4位双向移位寄存器 74LS194，同步4位二进制加计数器74LS161，同步十进制双时钟加/减计数器74LS192，3线-8线译码器74LS138，8选1数据选择器74LS151，以及非门和与非门等。

（共8分）

五、编程题

1、试给出4位二进制序列0101（自左至右输入）检测器的原始状态图并化简（注意考虑序列重叠的可能性：例如010101，相当于出现两个序列，当检测到输入信号X为连续的0、1、0、1时，输出Z为1）,并用状态图建模方式用VerilogHDL 实现之。

2、试用Verilog给出8选一数据选择器的描述（要求带有低电平有效

的使能端）