常用通信接口技术

在过去两年里，用于消除IC、电路板和系统之间数据传输瓶颈的接口标准层出不穷，本文将就通信应用标准部件的某些最流行的标准进行分析，并研究众多新标准出现的原因，此外还探讨设计者如何解决互用性的难题。

与串并行转换器相连的光电器件

在高速光纤通信系统中，传输的数据流需要进行格式转换，即在光纤传输时的串行格式及在电子处理时的并行格式之间转换。串行器-解串器(一般被称作串并行转换器)就是用来实现这种转换的。串并行转换器与光电传感器间的接口通常为高速串行数据流，利用一种编码方案实现不同信令，这样可从数据恢复嵌入时钟。根据所支持的通信标准，该串行流可在1.25Gb/s(千兆以太网)、2.488Gb/s(OC-48 /STM-16)、9.953Gb/s(OC-192/STM-64)或10.3Gb/s(10千兆以太网)条件下传输。

串并行转换器至成帧器接口

在Sonet/SDH的世界中，光纤中的数据传输往往采用帧的形式。每帧包括附加信息(用于同步、误差监视、保护切换等)和有效载荷数据。传输设备必须在输出数据中加入帧的附加信息，接收设备则必须从帧中提取有效载荷数据，并用帧的附加信息进行系统管理。这些操作都会在成帧器中完成。

由于成帧器需要实现某些复杂的数字逻辑，因而决定了串并行转换器与成帧器间所用的接口技术，采用标准CMOS工艺制造的高集成度IC。目前的CMOS工艺不能支持10Gb/s串行数据流，因此串并行转换器与成帧器间需要并行接口。目前最流行的选择是由光网络互联论坛(Optical Internetworking Forum)开发的SFI-4，该接口使用两个速度达622Mb/s的16位并行数据流(每个方向一个)。SFI-4与目前很多新型接口一样，使用源同步时钟，即时钟信号与数据信号共同由传输器件传输。源同步时钟可显著降低时钟信号与数据信号间的偏移，但它不能完全消除不匹配PCB线路长度引起的偏移效应。16个数据信号和时钟信号均使用IEEE-1593.6标准LVDS信令。该接口仅需在串并行转换器与成帧器间来回传输数据，距离较短，因此无须具备复杂的流控制或误差检测功能。

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以太网中也存在类似接口。在10千兆以太网PHY的物理编码子层(PCS)与物理介质连接(PMA)层之间，IEEE-802.3ae规范提供了一种被称作XSBI的接口。这种10千兆16位接口在每个方向都具有16位并行数据流及源同步时钟。数据和时钟均使用IEEE-1593.6标准LVDS信令。数据通道使用64b/66b编码方案，其时钟频率为644MHz。

该10千兆以太网规范使用串行接口连接MAC(介质访问控制)层和PHY(物理)层。这个被称作XAUI的接口，也被称为10千兆连接单元接口，这是一种使用四通道的串行接口，每个通道传输2.5Gb/s有效载荷数据，8b/10b编码使每个通道的比特率高达3.125Gb/s。该接口一般用于连接MAC和包含PHY及光器件的独立模块。根据几家制造商的多源协议开发的Xenpak光模块使用XAUI接口。后文还将提到XAUI也用于系统背板。

成帧器与网络处理器及其他元件间的接口

成帧器与网络处理器间传输的数据可代表很多不同的数据流。Sonet/SDH帧中包含的附加数据表明数据有效载荷中每个数据流的位置，该信息需要在成帧器与网络处理器及相关器件间传输，如分类引擎和流量管理器。此外，网络处理器和相关器件还实现各种复杂的任务，如数据包传向交换芯片的时序安排，管理数据包内容以确保没有非法数据进入网络，以及测量带宽以便特定应用或用户享有优先权。由于这些任务很复杂，因此需要在成帧器与网络处理器间实施流控制方案。PCB设计网

成帧器、网络处理器与相关器件间通常使用的接口包括Utopia接口、POS-PHY接口、SPI 接口和Flexbus接口。每个接口的后缀为level X，其级别表明标称数据速率。Level 2即指每个方向的数据速率为622Mb/s，Level 3为2.488Gb/s，level 4为9.953Gb/s，Level 5为39.8Gb/s。因此POS-PHY Level 4的标称带宽为9.953Gb/s。Utopia接口是为包含固定长度ATM单元的数据流而设计的。

POS-PHY接口(Sonet物理层上的包)由PMC-Sierra和Saturn开发，很多特性与Utopia接口相同，有一项改进功能值得注意，即POS-PHY能满足不同长度数据包的需要，而Utopia只适用于固定单元长度。这表明POS-PHY接口是为无须ATM层，即可在Sonet/SDH传输层上直接传输长度变化的IP包的应用而设计的，因此被称作Sonet上的数据包。

Flexbus接口由AMCC开发，可处理Sonet传输层上的变长度IP包。AMCC的Flexbus Level 4已获光网络互联论坛采纳，作为SPI Level 4 Phase 1(一般缩写为SPI-4.1)，并已经作为业界标准规范发布。该规范在每个方向上提供64位并行点至点数据通道，它使用HSTL class 1 I/O，源同步时钟频率为200MHz，还提供四分之一速率接口和16位并行数据通道。

POS-PHY Level 4也已经被光网络互联论坛采纳，命名为SPI Level 4 Phase 2(通常缩写为SPI-4.2)。该接口具有采用IEEE-1593.6标准LVDS的16位并行数据通道，源同步双数据速率时钟频率最小为311MHz。SPI-4.2的许多应用则使用频率更高的时钟，因为该接口除了传输数据有效载荷外，还传送包标签和路由信息。因此，设计者常常采用SPI-4.2，每个信

号对的数据速率高达840Mb/s，每个方向的累计带宽可达13.4Gb/s。电子技术书籍网

尽管SPI-4.2是为Sonet上数据包而开发，它已被通信业的其他应用所采纳。作为能支持多数据流而且每个数据流中都具有流控制的灵活接口，它可用作10千兆以太网的有效接口，还可用于存储区域网络(SAN)。目前市场上有各种采用SPI-4.2接口的新产品，还有一些产品正在开发之中，除了Sonet/SDH成帧器和网络处理器，还包括TCP卸载引擎(TOE)和10千兆以太网MAC。

网络处理器与交换架构间的接口

网络处理器与相关器件及交换架构间的接口有两种类型：一类为不需要在背板传输数据的接口，另一类为需要在背板传输数据的接口。

对于第一种接口，位于同一块电路板的网络处理器芯片组和交换架构间的接口可用CSIX Level 1接口实现。该接口采用CSIX Level 1包格式，包括为交换架构提供路由指令的报头，以及用于误差检测及纠正的报尾，还包括数据载荷本身。控制CSIX规范的网络处理器论坛将进一步完善该规范，增加从一个NPU芯片组通过交换芯片传至另一个NPU芯片的额外指令。这将成为CSIX Level 2规范的最主要推进力。该规范还定义了每个方向中使用至多128个HSTL一类I/O的电气互连，其源同步时钟频率高达250MHz。CSIX Level 1协议与CSIX Level 1电气规范无关，无论NPU芯片组和交换架构间的经由背板的通信采用何种电气标准，仍可使用CSIX Level 1协议。电子技术书籍网

对于第二种接口，即NPU芯片组与交换架构间需要在通过背板通信，仍然可以使用CSIX Level 1协议，但这种电气接口并不合适。信号将穿过连接器，从端口卡到达系统背板，经过数英寸到达另一个连接器，然后进入交换卡。有诸多原因使得越来越多的设计者选择具有嵌入式时钟的串行接口来实现这些连接。首先，串行接口可最大限度地减少电路板与背板连接器的引脚数，从而可减小插拔力及对操作系统中电路板的可能损害。其二，在信号中嵌入时钟和数据的串行接口可完全避免时钟偏移问题。时钟偏移是PCB中数英寸长的并口所面临的主要问题。其三，串行信号的背板设计者还可提高传输速率，因为不存在时钟偏移，也就没有对未来性能的限制。

被成功用作串行背板标准的接口是XAUI，它是为10千兆以太网开发的。该规范适用于通道排列电路，无论四通道轨线长度是否匹配，符合XAUI的器件均能接收无误差数据。该接口使用差分电流模式逻辑信令，它还采用交流耦合模式，允许电路板间的参考电压不同。

控制板接口

目前本文所提到的接口都用于数据通道，即数据从光纤传输介质到达交换架构，然后返回光纤通道。但由于通信系统具有复杂的控制板，负责统计数据收集、流量监视、系统管理及维护等功能，因此需要强大的处理能力运行软件以实现这些功能。这些构建控制板处理器的接口正如设想的那样，与数据通道的接口明显不同。数据通道接口主要用于在两个器件间传输数据(即点对点链接)，控制板接口则是与具有不同元件的一个或多个微处理器相连接：背板