触发器的逻辑功能测试及异步二进制计数器

合集下载

实验三集成触发器的逻辑功能测试

实验三集成触发器的逻辑功能测试一实验目的1．熟悉JK触发器的基本原理及逻辑功能。

2．熟悉D触发器的基本原理及逻辑功能，并掌握其寄存器移位功能。

3．触发器应用。

二、实验仪器及器件仪器：逻辑箱，数字万用表器材：74LS74、74LS76三、实验基本原理JK触发器有J输入端和K输入端，而其R D端和S D端则具有置“0”置“1”功能，逻辑功能如下：Q当J=K=1时，CP脉冲作用下，触发器状态翻转，写成Q n+1=n当J=K=0时，CP脉冲作用下，触发器保持原状态，写成O n+1=Q n。

当J=1，K=0时，在CP脉冲作用下，触发器置“1”，写成Q n+1=1。

当J=0，K=1时，在CP脉冲作用下，触发器置“0”，写成Q n+1=0。

四、触发器的逻辑功能测试：1．JK触发器（选择74LS76）（1）触发器置“0”“1”的功能测试：将S D、R D分别接开关K i+1、K i，Q、Q分别接发光二极管L i+1，L i，按表5—1要求改变S D，R D（J，K，CP处于任意状态），并在S D R D作用期间，任意改变J、K、CP的状态，观察Q和Q的状态，将结果记录于表5—1。

表5—1JK触发器菜单将J、K分别接开关，而上述实验中的S D、R D所接开关保持，并置于S D=1，R D=1的状态，时钟CP接单脉冲信号源的输出P+，按表5—2要求，将结果记录于表5—2。

2．D 触发器：（选择74LS74）（1）触发器置“0”置“1”功能的测试：将S D 、R D 分别接开关，Q 、Q 分别接发光二极管，按表5—3要求改变S D 、R D （D 及CP 处于任意状态）并在S D 、R D 作用期间，任意改变D 与CP 的状态，测试S D 、RD 的功能，并将测试结果记录于表5—3。

表5—3D 触发器S D 、R D 菜单（2）对D 触发器逻辑功能的测试，结果记录于表5—4。

表5—触发器逻辑菜单五、触发器应用：1．用JK 触发器（74LS76）组成三位串行累加计数器如下图。

利用D触发器构成计数器

数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。

触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。

如果把n个触发器串起来，就可以表示n位二进制数。

对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。

下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111Welcome !!! 欢迎您的下载，资料仅供参考！。

异步二进制计数器课件

物联网领域
随着物联网技术的普及，异步二进制计数器将在智能家居、智能
农业等领域发挥重要作用。
工业自动化领域
在工业自动化生产线上，异步二进制计数器能够实现精确的计数和测控，提高生产效率和产品质
量。
医疗设备领域
在医疗设备中，异步二进制计数器可用于实现精确的生理数测量和监控，提高医疗设备的智能
化水平。
针对计数器的性能指标，采取相应的优化策略，如优化电路结构、降低工作频率等。
改进措施
针对测试中存在的问题，采取相应的改进措施，如改进触发器电路、优化逻辑门传输延迟等。
性能验证
对优化和改进后的计数器进行性能测试，验证其性能指标是否得到提升。
05
异步二进制计数器的发展趋势与展望
技术发展趋势
高精度化
随着科技的发展，对计数器的精度要求越来越高，未来异步二进制计数器将向更高精度方向发展
。
小型化
为了满足各种便携式设备的需求，异步二进制计数器将进一步实现小型化，提高集成度。
低功耗设计
在节能减排的背景下，低功耗设计是未来异步二进制计数器的重要发展方向，以延长设备的使用时间。
应用领域拓展
工作原理
工作原理
异步二进制计数器采用触发器作为基本单元，通过组合多个触发器实现二进制数的计数。触发器状态的变化受输入脉冲的控制，从而实现计数的功能。
工作过程
在输入脉冲的作用下，触发器状态发生翻转，并将状态信息传递给下一个触发器，最终输出计数值。
分类与特点
分类
根据进制数不同，异步二进制计数器可分为二进制异步计数器和十进制异步计数器。
未来研究方向与挑战
算法优化
针对异步二进制计数器的算法进行优化，以提高其性能和稳

实验六触发器

实验六触发器一、实验目的1. 学习触发器逻辑功能的测试方法。

2. 熟悉基本RS触发器的组成、工作原理和性能。

3. 熟悉集成JK触发器和D触发器的逻辑功能及触发方式。

二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和逻辑状态“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本的逻辑单元。

1.基本RS触发器基本RS触发器是一种无时钟控制的低电平直接触发的触发器。

它具有置“0”、置“1”和“保持”三种功能。

通常S端为置“1”端，因为S=0时触发器被置“1”；R为置“0”端，因为R=0时触发器被置“0”；当S=R=1时，状态保持。

基本RS触发器可以用两个“与非门”（如图6-1）或两个“或非门”组成。

2.JK触发器在输入信号为双端输入的情况下，JK触发器是功能完善、使用灵活和通用性较强的一Q+K Q n，J和K是数据输入端，是触发器状态更新的种触发器。

其状态方程为：Q n+1=J n依据，若J、K有两个或两个以上输入端时，组成“与”的关系。

Q与Q为两个互补输出端，通常把Q=0、Q=1的状态规定为触发器的“0”状态；而把Q=1、Q=0规定为“1”状态。

JK触发器输出状态的更新发生在CP脉冲的下降沿。

JK触发器通常被用作缓冲存储器、移位寄存器和计数器等。

3.D触发器在输入信号为单端输入的情况下，D触发器用起来比较方便。

它的状态方程为：Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，所以又称为上升沿触发的边沿触发器。

触发器的状态只取决于时钟到来前D端的状态，D触发器可用作数字信号的寄存、移位寄存、分频和波形发生等。

4.触发器间的转换在集成触发器中，每一种触发器都有自己固定的逻辑功能。

我们可以利用转换的方法获得具有其它功能的触发器。

例如将JK触发器转换成T和Tˊ触发器，也可将JK触发器转换成D触发器。

三、实验仪器及器件1. DS1052E型示波器2. EL-ELL-Ⅳ型数字电路实验系统3. 器件：集成电路芯片74LS00 74LS112 74LS74四、实验内容及步骤1.基本RS 触发器的逻辑功能测试在实验仪上选用74LS00，按图6-1连接实验电路，即为基本RS 触发器。

数字电路实验报告-用D触发器设计三位二进制加法计数器

电学实验报告模板实验原理1．触发器的触发方式（1）电平触发方式电平触发方式的特点是：CP = 1时，输出与输入之间通道“透明”，输入信号的任何变化都能引起输出状态的变化。

当CP = 0时，输入信号被封锁，输出不受输入影响，保持不变。

（2）边沿触发方式边沿触发方式的特点是：仅在时钟CP信号的上升沿或下降沿才对输入信号响应。

触发器的次态仅取决于时钟CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出端状态没有影响。

2. 边沿触发器（1）边沿D触发器图1 上升沿触发D触发器图1所示为上升沿触发D触发器的逻辑符号。

上升沿触发D触发器的特性表如表1所示。

表1 上升沿D触发器特性表D触发器的特性方程为：Q^(n+1) = D1.同步触发器的异步置位复位端电平触发器和边沿触发器都在CP时钟信号的控制下工作，这种工作方式称之为“同步”。

也把这类触发器称为同步触发器，以区别于基本RS触发器。

在小规模集成电路芯片中，触发器既能同步工作，又兼有基本RS触发器的功能。

例如。

图2所示的触发器。

这是上升沿触发D触发器，其中，SD(-)和RD(-)是异步置位复位端。

只图2 带有异步置位复位端的D触发器要在SD(-)或RD(-)加入低电平，立即将触发器置“1”或置“0”，而不受时钟信号CP和输入信号D的控制。

只有当SD(-)或RD(-)均处于高电平时，触发器才正常执行上升沿触发D触发器的同步工作功能。

实验仪器实验内容及步骤1.测试双D触发器74LS74的逻辑功能（1）74LS74引脚图图3 74LS74引脚图图3所示为集成电路芯片74LS74的引脚图。

芯片包含两个带有异步置位复位端的上升沿D触发器。

（1）测试74LS74的逻辑功能图4 测试74LS74的逻辑功能实验电路按照图4连接电路。

D触发器的Q和Q(-)（芯片5和6号引脚）各接一个发光二极管用以观察触发器的输出逻辑电平。

按照上面测试74LS112的逻辑功能同样的方法和步骤，测试74LS74的逻辑功能，将实验数据记录在表2。

数字电路实验报告 2n进制异步加法计数器

数字电路实验报告
2n进制异步加法计数器
每一级触发器均组成T’触发器，即Qn+l=Qn，故JK触发器J=K=1；D触发器D=Q n 最低位触发器每来一个时钟脉冲翻转一次，低位由l-0时向高位产生进位，高位翻转。

对下降沿触发的触发器，其高位的CP端应与其邻近低位的原码输出Q端相连，即CPm=Qm-1，；对上升沿触发的触发器，其高位的CP端应与其邻近低位的反码输出Q端相连，即CP=Qm-1。

D触发器构成上升沿触发异步3位二进制加法计数器:
电路图：
结果图：
JK下降沿触发异步3位二进制加法计数器：
电路图：
结果图：
2n进制异步减法计数器
每级触发器仍组成T’触发器。

最低位触发器每来一个时钟脉冲翻转一次，低位由1-0时向高位产生借位，高位翻转。

对下降沿触发的触发器，其高位CP端应与其邻近低位的反码端Q相连，即CP=Qm-1，：对上升沿触发的触发器，其高位CP端应与其邻近低位的原码端Q相连，即CPm=Qm-1,。

D上升沿触发异步3位二进制减法计数器：电路图:
结果图：
JK下降沿触发异步3位二进制减法计数器：电路图：
结果图：
实验总结：
通过本次试验已经掌握2n进制异步加法计数器、2n进制异步减法计数器，这次试验学会了很多其次做实验的正确方法是先画好电路图，按图接线，最后检测，后做实验需要小心谨慎，思维敏捷。

不过过程中有些地方没有搞得很懂，还是问了其他同学后，在他的帮助下才做出来的。

基本RS触发器逻辑功能测试

基本RS触发器逻辑功能测试实训九基本R-S触发器功能测试⼀、实训⽬的1．通过实训熟悉基本RS触发器的逻辑功能和特点；2．通过实训掌握基本RS触发器的测试⽅法；3．通过实训熟悉异步输⼊信号RD、SD、RD、SD的作⽤；4．通过实训掌握基本RS触发器的典型应⽤；⼆、实训原理基本RS触发器是由两个与⾮门交叉耦合组成，它是最基本的触发器，也是构成其它复杂触发器电路的⼀个组成部分。

当R D＝S D＝1时，两个与⾮门的⼯作都尤如⾮门，Q接⾄与⾮门G2的输⼊，使G2输出为Q；Q接⾄与⾮门G1的输⼊，使G1的输出为Q。

从⽽使触发器维持输出状态不变。

三、实训仪器和设备S303-4型（或其它型号）数字电路实训箱⼀只；SR8（或其它型号）双踪⽰波器⼀只；直流稳压电源⼀台；74LS00 ⼆输⼊四与⾮门 1⽚。

四、实训内容和步骤1．两个TTL与⾮门⾸尾相接构成的基本R-S触发器的电路如图7-2-1所⽰逻辑电路。

图 9-1 基本R-S触发器功能测试2．按表9-1所⽰的顺序在Sd、Rd两端信号，观察并记录R-S触发器Q端的状态，并将结果填⼊表9-1中表9-13．Sd4．Sd端接⾼电平，Rd端加脉冲。

5．令Sd=Rd，在 Sd端加脉冲。

6．记录并观察2、3、4三种情况下，Q，Q n+1端的状态。

从中总结基本R-S触发器的Q 端的状态改变和输⼊端的关系。

五、实训思考题试根据基本R-S触发器给定的输⼊信号波形画出与之对应的输出端的波形；试写出基本R-S触发器的约束⽅程，并说明哪个是复位端、哪个是置位端六、训注意事项接线时要注意电路图中各引脚的编号，连接时不要接错；⼿动施加0、1输⼊电平时要注意开关动作的稳定性和可靠性，要避免开关的抖动；⽤双踪⽰波器观察输出波形时，要注意选择⼀个较为合适的输⼊信号的频率。

实训⼗. 计数器的功能测试⼀、实训⽬的1．掌握计数器的⼯作原理；2．通过实训熟悉计数器的功能特点和典型应⽤；3．通过实训掌握如何利⽤现有集成计数器来构成N进制计数器的⽅法。

《电子线路》异步二进制计数器教案

异步二进制计数器【教学目标】教学目的 1、知识目标：（1）理解异步二进制计数器的功能；（2）掌握异步二进制计数器的电路结构；（3）理解异步二进制计数器的工作原理。

2、能力目标：（1）提高实践动手能力；（2）提高思考问题、分析问题的能力。

3、情感目标：激发学习兴趣。

【教学重难点】重点：（1）异步二进制计数器的功能；（2）异步二进制计数器的电路结构；难点：（1）仪器使用、实践技能；（2）异步二进制计数器的工作原理。

【授课方式】理实一体化【教学过程】【复习引入】这节课我们来学习一种常见的时序逻辑电路，叫做计数器。

计数器是怎样构成的，它能实现什么功能呢？今天我们通过做一个实验，让大家从实验中来发现和总结计数器的功能和工作原理。

做实验之前，我们首先来复习一下JK边沿触发器及其逻辑功能：J K Qn 功能0 0 Qn 保持1 1 翻转0 1 0 置01 0 1 置11、观察图中符号，CP脉冲的有效触发边沿是它的什么边沿？（下降沿）2、置0端和置1端是什么电平或脉冲有效？（低电平）触发器正常工作时，置0端和置1端应给予高电平还是低电平？（高电平）3、TTL数字集成电路输入端悬空可视为输入什么？（高电平）4、JK触发器的逻辑功能？填入上表。

特别注意当JK输入都为1时，触发器实现的是什么功能？【新课】一、实践准备：（一）实验器材：异步二进制计数器实验电路板一块、EE1640C函数信号发生器/计数器一台、YJ56-1双路稳压电源一台、万用表一架、导线、电烙铁及焊锡。

（二）认识电路板：1、双JK触发器集成电路74LS112的管脚排列：2、请同学们对照管脚排列图理解元件接线图：（1）电源正极和电源负极接线夹脚及分布线；（2）两个集成块里包含着四个JK边沿触发器：四组JK输入端和直接置1端接高电平；四个直接置0端（直接复位端）相连并与复位开关相连；四个CP脉冲输入的位置；四个Q输出的位置；（3）四个发光二极管及其限流电阻3、电路板实物图：（三）仪器准备：1、调节电源：打开双路稳压电源，取其中一路，用万用表调出准确的5V电源电压。

触发器功能测试实验报告

触发器功能测试实验报告触发器功能测试实验报告一、引言触发器是数字电路中常见的重要元件之一，其具有存储和放大信号的功能。

触发器的功能测试是电子工程师在设计和制造数字电路时必不可少的一项工作。

本实验旨在通过对不同类型的触发器进行功能测试，验证其在不同工作模式下的正确性和稳定性。

二、实验目的1. 了解触发器的基本原理和工作模式；2. 掌握触发器的功能测试方法；3. 验证不同类型触发器的工作特性。

三、实验器材和材料1. 实验板；2. 电源供应器；3. 逻辑分析仪；4. 电压表；5. 连接线。

四、实验步骤1. 准备工作：将实验板连接好电源供应器和逻辑分析仪，并确保连接正确；2. 功能测试：依次测试RS触发器、D触发器、JK触发器和T触发器的工作特性。

五、实验结果与分析1. RS触发器测试：a. 将RS触发器的S端和R端分别接入逻辑分析仪的输入端，CLK端接入逻辑分析仪的时钟信号输出端；b. 通过逻辑分析仪观察输入信号和输出信号的波形，并记录下来；c. 分析波形，验证RS触发器在不同输入情况下的工作特性。

2. D触发器测试：a. 将D触发器的D端接入逻辑分析仪的输入端，CLK端接入逻辑分析仪的时钟信号输出端；b. 通过逻辑分析仪观察输入信号和输出信号的波形，并记录下来；c. 分析波形，验证D触发器在不同输入情况下的工作特性。

3. JK触发器测试：a. 将JK触发器的J端和K端分别接入逻辑分析仪的输入端，CLK端接入逻辑分析仪的时钟信号输出端；b. 通过逻辑分析仪观察输入信号和输出信号的波形，并记录下来；c. 分析波形，验证JK触发器在不同输入情况下的工作特性。

4. T触发器测试：a. 将T触发器的T端接入逻辑分析仪的输入端，CLK端接入逻辑分析仪的时钟信号输出端；b. 通过逻辑分析仪观察输入信号和输出信号的波形，并记录下来；c. 分析波形，验证T触发器在不同输入情况下的工作特性。

六、实验结论通过对RS触发器、D触发器、JK触发器和T触发器的功能测试，我们可以得出以下结论：1. RS触发器具有存储和放大信号的功能，可以用于实现简单的存储器和时序电路；2. D触发器可以将输入信号在时钟脉冲到来时存储，并在下一个时钟脉冲到来时输出；3. JK触发器是一种带有异步清零和置位功能的触发器，可以用于实现频率分割和计数器等电路；4. T触发器是一种特殊的JK触发器，其输入端和输出端相连，可以实现频率分割和频率加倍等功能。

总结二进制和二十进制加法计数器的功能

总结二进制和二十进制加法计数器的功能1．异步二进制计数器下图所示是由三个jk触发器组成的计数器。

它的结构特点是：各级触发器的时钟脉冲来源不同，除第一级cp由外加时钟脉冲控制外，其余各级的cp均来自上一级的q输出端。

所以，各触发器动作的时刻不一致，故称异步计数器。

图中各触发器的jk端均悬空，悬空相当于1态，各触发器的j=k=1，根据真值表，都处于计数状态，即每来一个时钟脉冲，触发器输出状态翻转一次，各触发器均在cp的下降沿到来时刻变化。

下面分析它的工作过程。

设计数器原态为q2q1q0=000，第一个cp的负沿到达时，q0由0变为1，由于q0端出现的是正跳变，所以q1、q2都不翻转，计数器状态变为q2q1q0=001。

当第二个cp负沿到达时，q0再次翻转，由1变为0，此时它的负跳变使q1翻转，由0变成1，q2状态不变，此时计数器状态为q2q1q0=010。

依次分析，经过8个计数脉冲后，计数器又恢复到原态，完成一个计数循环。

其状态表见下表，波形图如图所示。

从以上分析可以看出：一个触发器可以表示一位二进制数，两个触发器串联，就有四种状态（22=4），可构成四进制计数器，n个触发器串联，则可组成2n 进制计数器。

由波形图可见，q0波形的频率是cp波形频率的，q1的频率又是q0频率的…，各级输出波形的频率均为前一级的二分频，所以，q2为cp 的八分频。

计数器的计数顺序是从000到111，每经一个cp加1，所以叫加法计数器。

*如何分析n进制计数器？1. 列出各位触发器的驱动方程，时钟方程。

2. 设各位触发器的一种初始状态。

(通常设全0)3. 求输入第一个cp触发脉冲下的状态。

4. 再以刚刚得到的状态为“初始状态”，求输入第二个cp脉冲作用下的状态。

5. 如此重复做下去，几个脉冲过后，返回初始状态(通常设全0)，就是几进制。

注意：对于异步计数器，要兼顾时钟方程及触发器的边沿触发方式。

2．十进制计数器下图所示为同步十进制加法计数器。

(Multisim数电仿真)JK触发器精选全文

可编辑修改精选全文完整版实验3.8JK触发器一、实验目的：1. 熟悉JK触发器的功能和触发方式，了解异步置位和异步复位的功能。

2. 掌握用示波器观察触发器输出波形。

3. 了解触发器之间的转换，并检验其逻辑功能。

二、实验准备：触发器具有记忆功能，它是数字电路中用来存贮二进制数字信号的单元电路。

触发器的输出不但取决于它的输入，而且还与它原来的状态有关。

触发器接Q表示；触发器接收信号之后的状态叫次态，用收信号之前的状态叫初态，用nn1Q表示。

为了从根本上解决电平直接控制问题，人们在同步触发器的基础上设计了主从RS触发器。

但主从R S触发器中R、S之间仍存在约束的缺点，为了克服它，人们又设计出主从JK触发器。

图3.8.1为主从JK触发器74LS76的内部电路图；由图可看出JK 触发器是下降沿到来时翻转的。

由真值表可以看出J 、K 在任何情况下都能有输出，不存在约束问题，故应用非常广泛。

由图3.8.1还可以看出，JK 触发器具有异步置位端D S 和异步复位端D R 。

表3.8.1：无论CP 处于高电平还是低电平，都可以通过在D S 或D R 端加入低电平将触发器置1或置0。

JK 触发器的特征方程为：n n n Q K Q J Q +=+1................................................................3.8.1三、计算机仿真实验内容：1. 异步置位PR (即D S )及异步复位CLR (即D R )功能的测试：(1). 从电子仿真软件Multisim7基本界面左侧左列真实元件工具条的“TTL ”元件库中调出JK 触发器74LS76D ；从“Basic ”元件库中调出单刀双掷开关SPDT 两只；从“Source ”元件库中调出电源Vcc 和地线，将它们放置在电子平台上。

(2). 从电子仿真软件Multisim7基本界面左侧右列虚拟元件工具条的指示元件列表中选取红(1X )、蓝(2X )两种颜色指示灯各一盏，将它们放置在电子平台上。

5.4.2 异步二进制计数器

三、异步计数器
1. 二进制计数器
1）加法
Q0
J Q J Q
Q1
J Q
Q2
CP
K
Q
K
Q
K
Q
•CP0=CP，CP1=Q0，CP2=Q1 •J=K=1，所有触发器均接成T’F
Q0
J Q J Q
Q1
J Q
Q2
CP
K
异步
Q
K
Q
K
Q
分频 f0 f0/2 f0/4 f0/8
000
001
010
011
111
110
5.4.2 异步二进制计数器
一、计数器的作用
计数器是用来记录脉冲数目的数字电路，它是构成数字设备的基本的逻辑部件，可用于定时、延时、分频等逻辑功能
N 进制计数器
T NTCP
二、计数器的分类：
按工作方式分：异步计数器，同步计数器按编码方式分：二进制计数器，二-十进制计数器，任意进制计数器按工作特点分：加法计数器，减法计数器，可逆计数器
000
111
110
101Leabharlann 001010011
100
3）异步二进制计数器的构造方法
• • • 二进制的位数与触发器的个数相同触发器均接成T’F CP0=CP
CPi 下降沿上升沿
加法
减法
Qi-1
Qi 1
Qi 1
Qi-1
N位二进制计数器的模：2N
101
100
2）减法
Q0
J Q J Q
Q1
J Q
Q2
CP
K
Q
K
Q
K
Q

实验五时序电路测试(异步计数器)

《数字电子技术B》实验报告班级：姓名学号：实验五时序电路测试（异步计数器）一、实验目的1.掌握异步计数器的工作原理。

2.测试集成电路74LS73的逻辑功能。

二、实验仪器及材料DSG-5G3型数字电路实验箱74LS73 双J-K触发器 2片74LS00 二输入端四与非门 1片三、实验内容（如果有可能，附上仿真图）1. 异步二进制计数器(1)．按图5.1接线。

(2). 由CP端输入单脉冲，测试并记录Q1〜Q4端状态及波形并记入表5.1。

（3）按图5.2接线，构成二进制减法计数器。

（4）由CP端输入单脉冲，测试Q1~Q4端状态并记入表5.2。

2 1 1 1 011 0 1 1 03 1 1 0 1 12 0 1 0 14 1 1 0 0 13 0 1 0 05 1 0 1 1 14 0 0 1 16 1 0 1 0 15 0 0 1 07 1 0 0 1 16 0 0 0 081 0 0 02．异步二—十进制加法计数器(1) 按图5.3接线，构成二-十进制加法计数器。

(2) 由CP 端接下降沿单脉冲，测试Q1~Q4端状态并记入表5.3。

Q A 、Q B 、Qc 、Q D 4个输出端分别接发光二极管显示，CP 端接连续脉冲或单脉冲。

(3) 在CP 端接连续脉冲，观察CP 、Q A 、Q B 、Qc 及Q D 的波形。

(4) 画出CP 、Q A 、Q B 、Qc 及Q D 的波形。

表5.3 异步二－十进制加法计数器1 2 15 6 1 25 6 19 9 13 124 5 691812Q QQ Q 图5.3 &&&四、总结或实验遇到的问题。

异步二进制加法计数器

工作速度与功耗分析
工作速度
异步二进制加法计数器的工作速度取决于其内部逻辑门的传输延迟。通常，提高工作时钟频率可以加快计数速度，但同时也会增加功耗。
功耗
异步二进制加法计数器的功耗与其工作速度和位宽密切相关。在高速工作时，计数器的功耗会显著增加。优化设计可以降低功耗，例如采用低功耗逻辑门和时钟分频技术。
06
异步二进制加法计数器的发展趋势与展望
发展趋势
高精度化
随着数字信号处理技术的发展，异步二进制加法计数器的精度越来越高，能够满足更复杂和精确的数字计算需求。
小型化与集成化
随着微电子技术的进步，异步二进制加法计数器的体积逐渐减小，同时其功能越来越强大，集成度越来越高。
低功耗化
随着物联网、移动设备等应用的普及，低功耗设计成为异步二进制加法计数器的重要发展方向，以满足长时间、便携式使用的需求。
03
异步二进制加法计数器的应用
在数字系统中的应用
实现数字逻辑运算
异步二进制加法计数器可以用于实现数字逻辑运算，如二进制数的加法、减法等。
控制电路时序
在数字系统中，异步二进制加法计数器可以作为时序控制电路的一部分，用于产生定时信号和控制电路的时序逻辑。
实现数据比较器
利用异步二进制加法计数器，可以构建数据比较器，用于比较两个二进制数的大小。
可靠性
由于异步计数器采用简单的电路结构，因此具有较高的可靠性。
异步计数器与同步计数器的比较
1 2 3
工作方式
异步计数器在时钟信号触发时立即进行运算，而同步计数器则是在时钟信号的每个周期内进行运算。
时序逻辑
异步计数器不需要时序逻辑电路的支持，而同步计数器则需要时序逻辑电路来保证正确的运算时序。

异步计数器

图2
感谢观看
异步二进制减法计数器
按照二进制减法计数规则，若低位触发器已经为0，则再输入一个减法计数脉冲后应翻转为1，同时向高位发出借位信号，使高位翻转。若使用T’触发器构成计数器电路，则只需将低位触发器的Q(或Q)端接至高位触发器的时钟输入端即可实现进位。当低位由0变为1时，Q端的下降沿正好可以作为高位的时钟信号(若采用下降沿触发的T’触发器)，或者Q端的上升沿作为高位的时钟信号(若采用上升沿触发的T’触发器)。
用JK触发器构成的异步十进制计数器
异步十进制加法计数器是在4位异步二进制加法计数器的基础上得到的，具体如图1所示。修改时主要解决的问题是如何使4位二进制计数器在计数过程中跳过1010～1111这6个状态。假定所选用的触发器都是TTL，电路J、 K悬空时相当于逻辑1电平。
图1
如果计数器从Q3Q2Q1Q0-0000开始计数，由图1可知，触发器FF0、FF1和FF2的信号输入端J、K始终为1，即为T’触发器，在输入第8个计数脉冲之前，其工作过程和异步二进制加法计数器相同。在此期间虽然Q0输出的脉冲也送给了触发器FF3，但是由于每次Q的下降沿到达时J3=Q2Q1=0，K3=1，所以触发器FF3一直保持0状态不变。
异步二进制加法计数器
异步二进制计数器在做加法计数时是以从低位到高位逐位进位的方式T作的。因此，其中的各个触发器不是同步翻转的。按照二进制加法计数规则，第i位如果为1，则再加上1时应变为0，同时向高位发出进位信号，使高位翻转。若使用T'触发器构成计数器电路，则只需将低位触发器的Q(或Q)端接至高位触发器的时钟输入端即可实现进位。当低位由1变为0时，Q端的下降沿正好可以作为高位的时钟信号(若采用下降沿触发的T'触发器)，或者Q端的上升沿作为高位的时钟信号(若采用上升沿触发的T'触发器)。

由JK触发器组成的4位异步二进制加法计数器

由JK触发器组成的4位异步二进制加法计数器由JK触发器组成的4位异步二进制加法计数器必须满足二进制加法原则:逢二进一(1+1=10，即Q由1加1?0时有进位);各触发器应满足两个条件:每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由1?0(下降沿)时，应向高位CP 端输出一个进位信号(有效触发沿)，高位触发器翻转，计数加1。

由JK触发器组成4位异步二进制加法计数器。

? 逻辑电路JK触发器都接成T′触发器，下降沿触发。

图1 由JK触发器组成的4位异步二进制加法计数器(a)逻辑图;(b)工作波形? 工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0,0000状态。

在计数过程中，为高电平。

只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。

? 状态转换顺序表如下表所示。

电路为十六进制计数器。

? 工作波形(又称时序图或时序波形)如图1所示.输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。

一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。

四位二进制加法计数器状态转换顺序表:计数顺序计数器状态Q3 Q2 Q1 Q0123456789101112131415160 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。

由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。

其工作原理与上类似。

图2 由D触发器组成的4位异步二进制加法计数器。

jk触发器的逻辑功能测试 (1)

实验三 JK触发器的逻辑功能测试[实验目的]1、学习触发器逻辑功能的测试方法。

2、掌握基本JK、D触发器的逻辑功能。

3、掌握JK触发器转换成D触发器的方法及D触发器的逻辑功能。

[主要仪器设备及耗材]数字电路实验板、74LS112芯片、74LS00芯片、数字万用表、数据线。

[实验基本原理]触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。

1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。

本实验采用74LS112(或74LS76)双JK触发器，是下降边沿触发的边沿触发器。

引脚功能及逻辑符号如图1-1所示。

图1-1 74LS112双JK触发器引脚排列及逻辑符号JK触发器的状态方程为Qn+1=J Qn +K Qn，S＝R＝１J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。

Q与Q—为两个互补输出端。

通常把Q=0、Q—=1的状态定为触发器“0”状态；而把Q=1、Q—=0定为“1”状态。

JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。

图1-1左图为双下降沿JK触发器74LS112的外引线排列图。

JK触发器的工作原理如下：（１）S和R可将触发器置于额定状态1或0；之后应保持在高电平1。

（２）S＝R＝１时，Ａ、当J=K=0时，在CP脉冲的作用下触发器保持原状态，即Qn+1=Qn；B、当J=0，K=1时，在CP脉冲的作用下，触发器置“0”，即Qn+1=0；C、当J=1，K=0时，在CP脉冲的作用下，触发器置“1”，即Qn+1=1；D、当J=K=1时，在CP脉冲的作用下，触发器状态翻转，即Qn+1=Qn下降沿触发JK触发器的功能如表1-1。

表1-1J K Qn Q n+1说明0 0 0 0 保持Q—n+1= Qn0 0 1 10 1 0 0置011 01 0 0 1置11 0 1 11 1 0 1翻转1 1 1 02、D在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态。

触发器的逻辑功能测试及异步二进制计数器

单次脉冲
电平设置开关
2015-7-23
14
2015-7-23
6
电气与自动化工程学院
电工电子实验中心
1、J触发器功能测试
Logical levels display
+5V
地
H L
直流电源
单次脉冲源
Logical levels output
图16-3 JK触发器逻辑功能测试线路
2015-7-23 7
电气与自动化工程学院
电工电子实验中心
表16-1 JK触发器
图16-2 74LS74 D触发器引脚排列与逻辑符号
2015-7-23
5
电气与自动化工程学院
电工电子实验中心
三、实验内容及步骤
1、从74LS76中任选一个JK触发器，将其J、 K端接逻辑开关输入插口，CP端接单次脉冲源，Q端接至逻辑电平显示输入插口。在图 16-3上画出连接线路，然后照图接线。按表 16-1测试其逻辑功能并记录结果。
图16-4 (a）T触发器
表16-3
T触发器
10Байду номын сангаас
2015-7-23
电气与自动化工程学院
电工电子实验中心
3、图16-4是由JK触发器构成T触发器及由D 触发器构成的T′触发器的电路图。 (2)用74LS74按图16-4(b)接线。按表16-4测试其逻辑功能。
图16-4 (b）T′触发器
表16-4
T′触发器
电气与自动化工程学院
触发器的逻辑功能测试及异步二进制计数器
电气与自动化工程学院电工电子实验中心
2015-7-23
电气与自动化工程学院
电工电子实验中心
一、实验目的

异步二进制计数器电路组成及案例说明

异步二进制计数器电路组成及案例说明（1）异步二进制加法计数器图8.44是用四个主从JK触发器组成的四位二进制加法计数器逻辑图。

图8.44 JK触发器组成的异步二进制四位加法计数器图中各触发器的J端和K端都悬空，相当于置1，由JK触发器的真值表知，只要有时钟信号输入，触发器的状态一定发生翻转。

图中低位触发器的Q接至高位触发器的C1端，当低位触发器由1态变为0态时，Q就输出一个下降沿信号，这个信号正好作为进位输出。

R加入负脉冲，使计数器清0。

当计数脉计数器在工作之前，一般通过各触发器的置零端d冲CP输入后，计数器就从Q3Q2Q1Q0=0000状态开始计数。

当第1个CP脉冲下降沿到达时，FF0由0态变为1态，Q0由0变1，Q1、Q2、Q3因没有触发脉冲输入，均保持0态；当第2个CP脉冲下降沿到达时，FF0由1态变为0态，即Q0由1变0，所产生的脉冲负跳变使FF1随之翻转，Q1由0变1。

但Q1端由0变为1的正跳变无法使FF2翻转，故Q2、Q3均保持0态。

依次类推，每输入1个计数脉冲，FF0翻转一次；每输入2个计数脉冲，FF1翻转一次；每输入15个计数脉冲后，计数器的状态为“1111”。

显然，计数器所累计的输入脉冲数可用下式表示：N=Q3×23+Q2×22+Q1×21+Q0×20第16个脉冲作用后，四个触发器均复位到0态。

从第17个CP脉冲开始，计数器又进入新的计数周期。

可见一个四位二进制计数器共有24=16个状态，所以四位二进制计数器可组成一位十六进制计数器。

由于各触发器的翻转时刻不同，所以这种计数器又称为异步计数器。

各触发器状态的变化及计数情况见表8.10所示。

各级触发器的状态可用如图8.45所示的波形图表示。

由图示波形可以看出，每个触发器状态波形的频率为其相邻低位触发器状态波形频率的二分之一，即对输入脉冲进行二分频。

所以，相对于计数输入脉冲而言，FF0、FF1、FF2、FF3的输出脉冲分别是二分频、四分频、八分频、十六频，由此可见N位二进制计数器具有2N分频功能，可作分频器使用。

触发器的逻辑功能测试及异步二进制计数器

实验三 集成触发器的逻辑功能测试

利用D触发器构成计数器

异步二进制计数器课件

实验六 触发器

数字电路实验报告-用D触发器设计三位二进制加法计数器

数字电路实验报告 2n进制异步加法计数器

基本RS触发器逻辑功能测试

《电子线路》异步二进制计数器教案

触发器功能测试实验报告

总结二进制和二十进制加法计数器的功能

(Multisim数电仿真)JK触发器精选全文

5.4.2 异步二进制计数器

实验五 时序电路测试(异步计数器)

异步二进制加法计数器

异步计数器

由JK触发器组成的4位异步二进制加法计数器

jk触发器的逻辑功能测试 (1)

触发器的逻辑功能测试及异步二进制计数器

异步二进制计数器电路组成及案例说明

实验三集成触发器的逻辑功能测试

实验六触发器

实验五时序电路测试(异步计数器)