第9章 Vivado调试工具原理及实现

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vivado的clockingwizardip核的原理

vivado的clockingwizardip核的原理Vivado的Clocking Wizard IP核是用来生成和配置时钟信号的IP核。

时钟信号在数字系统中起着重要的作用，它用来同步不同的模块，确保它们按照预期的速度工作。

Clocking Wizard IP核的主要原理是根据用户提供的输入参数生成所需的时钟和复位信号。

它可以根据用户的需求生成多个时钟域，并且可以为每个时钟域分配不同的复位信号。

Clocking Wizard IP核的输入参数包括：1.输入时钟频率：用户需要指定输入时钟信号的频率。

2.目标时钟频率：用户需要指定所需生成的时钟信号的频率。

3.输入时钟域名称：用户可以指定输入时钟信号的时钟域名称。

4.目标时钟域名称：用户可以为生成的时钟信号指定一个时钟域名称。

5.复位信号的极性：用户可以指定复位信号的极性，以确定何时复位。

Clocking Wizard IP核的主要功能包括：1.时钟分频：根据输入时钟频率和目标时钟频率的比例，生成目标时钟信号。

可以选择不同的时钟分频器类型，如整数分频器或分数分频器。

2.延迟插入：根据用户的需求，在时钟域中插入延迟。

这可以用来解决时序问题。

3.时钟域生成：根据用户指定的时钟域名称，生成一个时钟域。

可以为每个时钟域指定独立的复位信号。

4.时钟分配：将生成的时钟信号分配给相应的时钟域，确保每个模块都以正确的时钟频率工作。

5.复位信号生成：根据用户指定的复位信号的极性，生成复位信号。

可以为每个时钟域生成独立的复位信号。

使用Clocking Wizard IP核的主要步骤是：1. 在Vivado中创建一个工程，并打开Block Design。

2. 在Block Design中添加一个Clocking Wizard IP核。

3. 配置Clocking Wizard IP核的输入参数，如输入时钟频率、目标时钟频率和时钟域名称等。

4.根据需要配置其他高级选项，如时钟分频、延迟插入和复位信号极性等。

VIVADO中debug用法

VIVADO中debug用法VIVADO和ISE相比ChipScope已经大幅改变，很多人都不习惯。

在ISE中称为ChipScope而VIVADO中就称为in system debug。

下面就介绍VIVADO中如何使用debug工具。

Debug分为3个阶段1.探测信号：在设计中标志想要查看的信号2.布局布线：给包含了debug IP的设计布局布线3.分析：上板看信号一探测信号探测信号有2种方法一种是直接在HDL源代码中用（*mark_debug = “true”*）标识出要探测的信号另一种是在综合过后的网表文件中添加标志。

1 .在HDL源代码中添加标志然后点击 open Synthesized Design然后点击Tools-> Set Up Debug点击 Next点击 Add/Remove Nets点击find会出来所有信号。

如果需要添加debug的信号，从左边框中选择所需信号，点击按钮加到右边来。

如果需要去除不需要的debug信号，从右边框中选择所需信号，点击按钮就去除了。

选好信号之后，在右下角点击Ok按钮。

在此框中为所有debug信号选择时钟域，选择debug信号，右键选择Select Clock Domain。

注意每一个时钟域对应一个单独的ILA 2.0core。

在此框中选择所需时钟，点击ok点击next然后继续下面的Implement 流程点击Save保存修改后的工程后面像以前一样等工程跑结束。

2.在网表文件中添加标志网表文件添加标志，第一步也是打开综合后设计。

如下图所示第二步是打开debug窗口Open synthesized Design之后，有2种方法来标志debug信号(1)第一种方法是在Netlist窗口中选择信号，右键点击Mark Debug(2)第二种方法是在Tools中选择Setup Debug 推荐使用此方法然后和前面一样继续跑工程。

二上板调试上板的时候选择Open hardware session ,然后Open a new hardware target选择next选择next选择Next选择FPGA来配置文件注意移到另一台电脑看debug信号时，必须将debug_nets.ltx 文件和bit文件一起移过去。

vivado使用手册

Vivado是一款由Xilinx公司开发的集成开发环境（IDE），主要用于FPGA的设计和开发。

以下是Vivado的基本使用手册：
1. 打开Vivado软件，创建一个新工程：点击“Create New Project”，在弹出的界面上填写工程名并选择保存位置。

在选择工程类型时，选择RTL Project（一般为RTL工程）。

2. 在新工程中添加源文件：在新建的工程中，右键点击工程名，选择“Add Sources”来添加Verilog源文件。

在弹出的对话框中选择“OK”和“Yes”完成设计文件的新建。

3. 编写代码：在Sources文件夹中双击新建的设计文件，即可在右边的代码编辑区进行代码的编写。

4. 运行仿真：在编写完代码后，需要进行仿真测试。

在工程名上右键选择“New Run Block”，选择仿真语言为混合语言，然后点击“OK”。

在仿真界面中设置仿真参数，然后点击“Run”开始仿真。

5. 生成比特流：在仿真通过后，需要生成比特流文件以便将设计烧录到FPGA芯片中。

在工程名上右键选择“Generate Bitstream”，在弹出的界面中选择目标语言为Verilog，然后点击“OK”。

等待生成比特流文件的完成。

6. 下载到FPGA：将生成的比特流文件下载到FPGA芯片中进行实际测试。

可以使用Vivado提供的Tcl命令或者第三方工具进行下载。

以上是Vivado的基本使用流程，具体操作可能会根据不同的版本和实际需求有所不同。

建议参考Xilinx提供的官方文档和教程进行学习。

Vivado使用简介150908

Vivado 使用入门简介:一个典型的，用Vivado进行数字逻辑电路设计的过程包括：创建模块，创建用户约束文件，创建Vivado工程，插入创建的模块，声明创建的约束文件，随意地运行动作的仿真，对创建的模块进行综合，执行设计，产生位文件，最后将文件下载到硬件上验证设计的正确性等步骤。

Figure 1. A typical design flow完成一个实际电路的实例一、新建工程步骤如下：1 打开VivadoStart > All Programs > Xilinx Design Tools > Vivado 2013.3 >Vivado 2013.3 或双击桌面图标，显示如下界面：“Creating New Project”：建立新工程导航，用于建立各种类型的工程。

“Open Project”：打开一个已有的工程。

“Open Example Project”:打开示例工程。

“Documentation and Tutorials”:文件夹和说明书。

可以打开Xilinx使用说明书和部分设计数据。

“User Guide”：打开Vivado用户指南。

“Quick Take Videos”：打开Xilinx视频说明书。

2 点击“Create New Project”，开始新建工程向导。

弹出下图点击“Next”，进入设置此次所建项目的名称对话框。

第一次实验前，请为本课程所有的项目新建一个文件夹，如“digital”，以后所有本课程相关项目均放在此文件夹下，在“project location”栏选择此文件夹。

接着，为本项目取名，如“tutorial01”，勾选“Create Project Subdirectory”，在当前目录下为本工程新建一个同工程名的子目录，保存工程所有数据文件。

注意：工程名称和存储路径中不能出现中文和空格，建议工程名称和路径名称都是以字母开头，由字母、数字、下划线来组成。

vivado 例子 -回复

vivado 例子-回复Vivado 例子：学习使用Vivaldo FPGA 开发环境的基础示例Vivado 是一款由Xilinx 公司开发的FPGA（可编程逻辑门阵列）设计软件，它为硬件工程师提供了一个强大的工具，用于设计和实现各种数字电路。

Vivado 提供了丰富的功能和工具，以帮助工程师开发高性能和高可靠性的电子系统。

本文将以Vivado 示例工程为主题，一步一步地介绍如何使用Vivado 进行FPGA 开发，并展示一些基本操作和流程。

第一步：下载和安装Vivado要开始使用Vivado，我们首先需要从Xilinx 官方网站上下载并安装Vivado。

根据自己的需求选择合适的版本，然后按照官方提供的指导安装软件。

第二步：创建新工程安装完成后，打开Vivado，我们将看到一个欢迎界面。

点击"Create Project"按钮，进入新工程创建向导。

在"Project Name"字段中输入项目名称，选择保存项目的路径，并选择项目类型（RTL项目或者其他类型）。

接下来，我们需要选择目标设备（FPGA 型号），然后点击"Next"继续。

在"Add Sources"页面，我们可以选择添加设计文件的方法。

Vivado 支持各种类型的设计文件，如VHDL、Verilog 等。

选择适当的选项并添加设计文件，然后点击"Next"继续。

在"Add Constraints"页面，我们可以选择添加约束文件的方法。

约束文件用于指定时序、布局等方面的限制，确保设计能够正确地合成和实现。

选择适当的选项并添加约束文件（如果有的话），然后点击"Next"。

在"Default Part"页面，我们需要选择目标设备的具体型号。

Vivado 提供了一个设备库，其中包含了大量的FPGA 型号和系列。

Vivado设计流程实验报告

Vivado设计流程一、实验目的与实验要求1、实验目的本实验的目的是熟悉实验环境，学习如何使用Vivado 2015.4创建、综合、实现、仿真等功能。

2、实验要求（1）学习Vivado-Design-Flow.pdf、约束文件.ppt，在实验报告中回答以下问题：a) 描述Vivado 的设计流程b) 什么是网表c) 什么是约束文件？通过IO planning 完成的是什么方面的约束？d) Vivado 设计流程中，Synthesis 的作用是什么？e) Vivado 设计流程中，Implementation 的作用是什么？（2）在实验报告中提交上述实验内容的Verilog 代码、仿真结果图、RTL 详细设计图（参考Vivado-Design-Flow.pdf 第11 页Open Elaborated Design—>Schematic）、综合实现图（参考Vivado-Design-Flow.pdf 第13 页Open Synthesized Design—>Schematic）以及实验现象图（照片）；（3）提交实验报告和完整的工程文件。

二、实验设备（环境）及要求（1）Xilinx Ego1实验平台。

（2）OS：Win7 64位（3）Software：Vivado15.4开发工具三、实验内容与步骤（1）实验内容a)学习视频，了解Vivado设计流程和功能：“EGO五分钟快速上手.mp4”和“EGo五分钟搭建你的数字积木.mp4”。

b)按照“Ego五分钟快速上手——流水灯.pdf”完成流水灯实验。

c)学习Vivado-Design-Flow.pdf、约束文件.ppt，回答问题。

（2）主要步骤a)在Vivado中创建RTL设计，新建一个名为vivado_design_flow的空白工程。

b)模块代码如下：module flowing_light(input clk,input rst,output [15:0] led);reg[23:0]cnt_reg;reg[15:0]light_reg;always@(posedge clk)beginif(rst)cnt_reg<=0;elsecnt_reg<=cnt_reg+1;endalways@(posedge clk)beginif(rst)light_reg<=16'h0001;else if (cnt_reg == 24'hffffff)beginif(light_reg == 16'h8000)light_reg<=16'h0001;elselight_reg<=light_reg<<1;endendassign led = light_reg;endmodulec)RTL门级结构图：图1: RTL门级结构图d)综合Run Synthesis实现图图2：综合最终设计图e)添加约束文件，按照对应管脚，综合、实现进行管脚约束：set_property PACKAGE_PIN F6 [get_ports {led[15]}]set_property PACKAGE_PIN G4 [get_ports {led[14]}]set_property PACKAGE_PIN G3 [get_ports {led[13]}]set_property PACKAGE_PIN J4 [get_ports {led[12]}]set_property PACKAGE_PIN H4 [get_ports {led[11]}]set_property PACKAGE_PIN J3 [get_ports {led[10]}]set_property PACKAGE_PIN J2 [get_ports {led[9]}]set_property PACKAGE_PIN K2 [get_ports {led[8]}]set_property PACKAGE_PIN K1 [get_ports {led[7]}]set_property PACKAGE_PIN H6 [get_ports {led[6]}]set_property PACKAGE_PIN H5 [get_ports {led[5]}]set_property PACKAGE_PIN J5 [get_ports {led[4]}]set_property PACKAGE_PIN K6 [get_ports {led[3]}]set_property PACKAGE_PIN L1 [get_ports {led[2]}]set_property PACKAGE_PIN M1 [get_ports {led[1]}]set_property PACKAGE_PIN K3 [get_ports {led[0]}]set_property PACKAGE_PIN P17 [get_ports clk]set_property PACKAGE_PIN R15 [get_ports rst]set_property IOSTANDARD LVCMOS33 [get_ports {led[15]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[14]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[13]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[12]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[11]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[10]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[9]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[8]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports clk]set_property IOSTANDARD LVCMOS33 [get_ports rst]f)测试激励仿真代码：module test( );reg clk;reg rst;wire [3 : 0] led;flowing_light u0(.clk(clk),.rst(rst),.led(led) );parameter PERIOD = 10;always beginclk = 1'b0;#(PERIOD/2) clk = 1'b1;#(PERIOD/2);endinitial beginclk = 1'b0;rst = 1'b0;#100;rst = 1'b1;#100;rst = 1'b0;endendmodule进行行为仿真，得到并验证波形图g)添加时序约束，设置clock的最大和最小的delay timeh)最后进行综合，生成比特流文件，加载到板子上进行调试分析。

vivado implementation策略

Vivado Implementation 策略Vivado 是由赛灵思公司（Xilinx）推出的一款集成电路开发工具，专门用于 FPGA／CPLD 的设计、仿真、调试和实现。

Vivado Implementation 策略指的是在使用 Vivado 进行 FPGA 设计时，针对不同的项目需求和目标硬件评台，制定合适的实现策略，以优化设计的性能、功耗和资源利用率。

下面我们来探讨一些常见的 Vivado Implementation 策略。

一、时序约束优化在 FPGA 设计中，时序约束的准确性对于设计的性能至关重要。

通过合理地设置时序约束，可以确保设计在目标时钟频率下能够正常工作，并且最大化地利用 FPGA 资源。

时序约束还可以帮助 Vivado 在实现过程中更好地优化逻辑综合和布局布线，进而提高设计的时序稳定性和抗干扰能力。

在进行 Vivado Implementation 时，需要仔细分析设计中的关键路径，准确设置时序约束，并根据需要进行时序优化，以达到设计的性能指标。

二、资源利用率优化在 FPGA 设计中，资源利用率优化是指在实现过程中最大化地利用FPGA 提供的逻辑单元、存储单元和 DSP 资源，以及减少设计对资源的竞争和冲突。

为此，在进行 Vivado Implementation 时，可以采取一些策略来优化资源利用率，例如合并逻辑、减少冗余逻辑、优化存储器结构、合理分配 DSP 资源等。

通过合理的资源利用率优化，可以有效降低设计的成本和功耗，提高设计的可靠性和稳定性。

三、功耗优化随着移动设备、物联网、人工智能等应用的不断发展，对于 FPGA 设计的功耗要求也越来越高。

在 Vivado Implementation 过程中，需要采取一些策略来优化设计的功耗。

可以通过减少逻辑单元、优化时钟管理、采用低功耗 IP 核等方式来降低设计的功耗。

还可以利用Vivado 提供的功耗分析工具来评估设计的功耗情况，进一步优化设计的功耗性能。

【精品博文】Vivado中使用逻辑分析仪ILA

【精品博文】Vivado中使用逻辑分析仪ILA一个双肩背包有多难？戳一下试试看！→_→长摁识别FPGA综合出来的电路都在芯片内部，基本上是没法用示波器或者逻辑分析仪器去测量信号的，所以xilinx等厂家就发明了内置的逻辑分析仪。

在vivado中叫 ILA（Integrated Logic Analyzer），之前在ISE中是叫ChipScope。

基本原理就是用fpga内部的门电路去搭建一个逻辑分析仪，综合成一个ILA的core核伸出许多probe去探测信号线。

下面逐步讲解在线debug的过程，主要侧重ILA中clock domain的正确使用。

第一大部分添加被测信号线通常有两种方式：1、在代码中添加这么一句 (*MARK_DEBUG="TRUE"*) 。

不管是reg还是wire型的，接口信号或者内部变量，都可以添加。

2、在Setup Debug过程中，直接添加Netlist我一般是，常用信号都加DEBUG标识，临时测量的就手动加net，需要的就加，不要的就删。

第二大部分生成ILA模块1.完成综合之后，Open Synth Design，点里面的Set Up Debug2.按需要选一个3.进去之后，就可以添加/删除被测net。

如果提示没有参考时钟，右键选择一个合适的即可4.选择FIFO深度。

这个深度可以选很大，每个被测信号都会得到这么大的一个FIFO，所以逻辑分析仪非常占用bram资源！合理设置触发条件，FIFO就不用选太大的。

5.我这里再跳回上一步选时钟域的部分，结合上面的FIFO来说明选取clock domain的重要性。

时钟域的选择会影响两大方面：生成几个ILA核，以及能探测多少时间。

1) 选了3个时钟就一定会生成3个ILA核，毕竟给D触发器的clk不一样嘛；2) FIFO的参考时钟不同，直接决定FIFO多久会被存满；比如我这个设计中有3个时钟进来 50mhz 20mhz 以及8mhz转400khz给IIC用。

vivado block design vcs方针 -回复

vivado block design vcs方针-回复Vivado是一款由Xilinx开发的集成电路设计工具，可用于设计和验证复杂的数字系统。

Vivado Block Design（VBD）是Vivado中的一项功能，在设计过程中起到了重要的作用。

在本文中，我们将详细介绍Vivado Block Design的基本原理、应用场景及操作步骤。

一、Vivado Block Design的基本原理Vivado Block Design是一种基于片上系统（SoC）的设计方法，它使用图形化的界面来描述和组合各种IP核（Intellectual Property Core），并将它们连接成一个完整的系统。

这种设计方法相对于传统的代码设计方法，具有更高的抽象层次和更高的可重用性。

在Vivado Block Design中，设计师可以使用各种IP核，例如处理器核、内存控制器、高速串行接口、数字信号处理器等等，来构建他们想要的系统。

通过直观的界面，设计师可以轻松地将IP核拖放到设计中，并使用连接线将它们连接起来。

Vivado Block Design还提供了其他功能，例如时序分析、布局和布线等，以帮助设计师优化系统性能。

二、Vivado Block Design的应用场景Vivado Block Design广泛应用于各种数字系统的设计中，特别是在SoC设计中起到了重要的作用。

以下是一些常见的应用场景：1.嵌入式系统设计：Vivado Block Design可用于设计嵌入式系统，例如使用ARM Cortex处理器，并与外部设备（例如DDR内存、闪存、以太网等）进行交互。

2.高速数字接口设计：Vivado Block Design支持各种高速数字接口标准，例如PCI Express、USB、以太网等。

设计师可以使用各种IP核来实现这些接口，并使用VBD的界面将其连接到其他部分。

3.数字信号处理（DSP）系统设计：VBD是设计数字信号处理系统的理想工具。

Vivado集成开发环境Verilog HDL设计流程

当设计者打开一个详细描述的RTL设计时，Vivado集成环境执行
编译RTL源文件并且加载RTL网表，用于交互式分析。设计者可以查看RTL结构，语法和逻辑定义。
分析和报告能力包括：
Vivado HDL基本设计流程
--详细描述
RTL编译有效性和语法检查；研究网表和原理图；设计规则检查；使用一个RTL端口列表的早期I/O引脚规划；可以在一个视图中选择一个对象，然后在其他视图中交叉检测，
Vivado HDL基本设计流程 --FPGA配置电路
Vivado HDL基本设计流程 --硬件平台配置
下载设计到FPGA 生成PROM文件烧写到SPI Flash
设计验证先断电再上电设计验证
硬件开发平台介绍
A7-EDP-1
FPGA CLB资源
XC7A75T-FGG484
Vivado HDL基本设计流程 --详细描述
详细描述（Elaboration）是指将RTL优化到FPGA技术。 Vivado集成开发环境允许实现下面的功能：
顺利完成综合过程后，就会生成综合后的网表。设计者就可以将综合后的网表，以及XDC文件或者Tcl脚本一起加载到存储器中，用于后续的实现过程。
硬件连接关系
--LED灯
硬件连接关系
--开关驱动电路
硬件连接关系
--FPGA连接电路
Vivado HDL基本设计流程 --设计实现
Vivado工具实现流程：Tcl命令
使用硬件开发平台上的六个LED灯来显示六种逻辑运算的结果。
Vivado HDL基本设计流程
--框图表示
建立新的设计工程添加新的设计文件详细描述（Elaboration）
行为级仿真设计综合（Synthesis）设计约束（Constraint）设计实现（Implement）

Vivado-ECO修改网表进行加速debug

Vivado-ECO修改网表进行加速debugVivado加速编译技巧https:///zhup062787/article/details/1048883981.工具方法Vivado在implement时，会将中间过程打包成dcp文件，对dcp文件进行修改可以加速编译，vivado16.4以上版本有Debug和ECO功能。

1.DCP文件在implement成功后，/xxx.runs/impl_1文件夹下会有xxx_opt.dcp、xxx_placed.dcp、xxx_routed.dcp三个DCP文件。

其中xxx_opt.dcp是在opt_design完成之后生成。

opt_design 主要是完成逻辑优化等。

xxx_placed.dcp在placed_design完成之后生成。

placed_design主要是完成布局工作。

xxx_routed.dcp在routed_design完成之后生成。

routed_desig主要是完成布线工作。

可以根据修改的逻辑大小、类型选择DCP节点进行修改。

生成bit 流时，是从该节点到generate_bitstream，从而节省编译时间。

1.使用场景1.板级调试时，发现需要观测的信号没有添加到ila中。

可使用ECO功能下的Replace Debug Probes（已经有ILA模块，只是没有加进去）2.板级调试时，需要观测的信号没有添加到ILA中，且没有例化ILA核。

可以在Debug功能生成Debug Core。

3.初始化RAM、ROM初始值。

对RAM18E和RAM36E模块进行初始化。

4.逻辑功能有问题，需要简单的添加接地、拉高、FF、LUT等（理论上底层模块都能添加）1.使用方法4.1适用场景1，替换ILA引脚a)打开xxx_routed.dcpb)选择Replace Debug probesC)因为只是修改了布线，布局没有改动，所以需要Route Design。

vivado简单门电路的实现

文章标题：Vivado实现简单门电路的深度探究在数字电路设计中，门电路是构建各种复杂电路的基本组成部分。

Vivado是一款强大的集成电路设计工具，能够帮助工程师实现从简单门电路到复杂逻辑电路的设计与实现。

本文将深入探讨如何利用Vivado来实现简单门电路，并探讨其在电路设计中的重要性。

1. 引言门电路是数字电路设计的基础，它由逻辑门组成，可以执行与、或、非等逻辑运算。

在Vivado中，通过编写Verilog HDL或使用可视化的Block Design工具，可以轻松实现各种门电路的设计。

2. Vivado实现简单门电路的步骤在实现简单门电路时，首先需要创建一个新的工程，在这个工程中创建一个新的源文件，即Verilog HDL文件。

在文件中定义需要的逻辑门及其输入输出端口，并进行端口映射和时序约束设置。

然后进行综合、布局、布线和仿真，验证设计的正确性。

3. 为什么要深入研究门电路的设计？门电路是数字电路设计中基础且重要的一环，深入研究门电路设计能够帮助工程师更好地理解数字逻辑电路的原理和运行机制。

而Vivado 作为业界领先的设计工具，能够提供强大的支持，帮助设计师更高效地实现门电路设计。

4. 我对Vivado实现简单门电路的个人观点和理解通过使用Vivado实现简单门电路的过程，我深刻体会到了数字电路设计的乐趣和挑战。

Vivado提供了丰富的工具和资源，帮助我更好地理解门电路的设计与实现，并为我日后的电路设计工作奠定了坚实的基础。

5. 总结与展望通过本文的探讨，我们对Vivado实现简单门电路的过程有了全面的了解。

门电路作为数字电路设计的基础，对于工程师来说至关重要。

Vivado的强大功能为门电路的设计与实现提供了有力支持，帮助工程师更高效地完成数字电路设计工作。

希望本文能够帮助到大家更好地理解门电路的设计与Vivado工具的应用。

通过本文对Vivado实现简单门电路的深入探究，相信读者能够更好地理解门电路的设计和Vivado工具的应用。

xilinx Vivado工具使用技巧

xilinx Vivado工具使用技巧综合属性在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。

在大多数情况下，这些属性具有相同的语法和相同的行为。

•如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。

•如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。

1.ASYNC_REGASYNC_REG是影响Vivado工具流中许多进程的属性。

此属性的目的是通知工具寄存器能够在D输入引脚中接收相对于源时钟的异步数据，或者该寄存器是同步链中的同步寄存器。

当遇到此属性时，Vivado综合会将其视为DONT_TOUCH属性，并在网表中向前推送ASYNC_REG属性。

此过程可确保具有ASYNC_REG属性的对象未进行优化，并且流程中稍后的工具会接收属性以正确处理它。

您可以将此属性放在任何寄存器上; 值为FALSE（默认值）和TRUE。

可以在RTL或XDC 中设置此属性。

ASYNC_REG Verilog Example：(*ASYNC_REG = “TRUE”*) reg [2:0] sync_regs;2.CLOCK_BUFFER_TYPE在输入时钟上应用CLOCK_BUFFER_TYPE以描述要使用的时钟缓冲器类型。

默认情况下，Vivado综合使用BUFG作为时钟缓冲器。

支持的值是“BUFG”，“BUFH”，“BUFIO”，“BUFMR”，“BUFR”或“无”。

CLOCK_BUFFER_TYPE属性可以放在任何顶级时钟端口上。

它可以在RTL和XDC中设置。

CLOCK_BUFFER_TYPE Verilog Example(* clock_buffer_type = “none”*) input clk1;CLOCK_BUFFER_TYPE XDC Example。

VIVADO设计工具使用方法课件

二、建立工程
添加HDL文件时可以选择creat一个新的文件也可以add一个本地已经写好的 HDL代码
二、建立工程
Creat 一个新的模块，需要在对话框内添加模块名称，并且可以选择性的在下面添加主要的端口名称和属性
二、建立工程
当模块化设计完成后，如果此模块仅是一个工程中的子模块，我们需要将模块化设计的模块creat出一个HDL 文件，然后添加到工程文件下面，并在顶层中调用此模块
三、建立仿真环境
在对设计好的工程进行仿真的时候可以使用vivado自带的仿真工具仿真也可以使用第三方仿真工具仿真。使用vivado自带仿真工具仿真时只需要编写测试激励就可以直接利用vivado进行仿真。当使用 modelsim等第三方仿真工具仿真时，我们需要提前对xilinx的仿真库进行编译。
六、debug
在对程序进行debug时，vivado为我们提供了ILA工具，他和 ISE下的chipscope同样可以用JTAG的方式让我们看到芯片内部的信号。他的启动方式和使用方法和chipscope略有不同。
ILA工具允许我们在代码中标注debug时观测的信号，在代码中声明为”DEBUG”,即使没有连接到其他模块，也不会被优化掉。这样方便我们添加和找到需要观察的信号。
三、建立仿真环境
输入帮助命令后，vivado将在提示栏给出详细的库文件编译命令和需要编译的所有xilinx库文件名等信息。
我们可以根据需求进行库文件编译，例如如下编译方式：
compile_simlib -directory C:/Xilinx_vivado/XLX_LIB_FOR_MO DELSIM/VIVADO_2014 -simulator modelsim -family zynq -family virtex7 -family kintex7 -family artix7 -library all -language all

vivado的并转串原语

vivado的并转串原语摘要：1.概述Vivado 的并转串原语2.并转串原语的原理3.并转串原语的实现4.并转串原语的应用5.总结正文：1.概述Vivado 的并转串原语Vivado 是一款由Xilinx 公司推出的FPGA 设计工具，它提供了丰富的IP 核供开发者使用。

在Vivado 中，有一种名为“并转串”的原语，可以实现将多个并行数据流转换为串行数据流。

这一原语在数字信号处理、图像处理、通信等领域有着广泛的应用。

2.并转串原语的原理“并转串”原语的工作原理是将多个并行数据流按照一定的顺序排列，然后通过编码技术将它们转换为一个串行数据流。

在接收端，再通过解码技术将串行数据流转换为并行数据流。

这种技术可以有效地减少数据的传输线数量，降低系统的硬件成本和复杂度。

3.并转串原语的实现在Vivado 中，可以通过以下步骤实现并转串原语：(1) 创建一个新项目，添加所需的IP 核。

(2) 在IP 核的参数中，设置输入数据的宽度（即数据位数）和并行数据流的数量。

(3) 通过Vivado 提供的图形化界面，配置并转串原语的参数。

例如，设置数据的排列顺序、编码方式和解码方式等。

(4) 将并转串原语与其他IP 核（如寄存器、计数器等）连接起来，形成完整的数据通路。

(5) 编译、下载和测试设计，确保并转串原语的正确性。

4.并转串原语的应用Vivado 的并转串原语在各种领域有着广泛的应用，例如：(1) 在数字信号处理中，可以用于将多个数字信号转换为串行数据，以便进行高速数据传输。

(2) 在图像处理中，可以用于将多路图像信号转换为串行数据，降低图像处理系统的硬件成本。

(3) 在通信领域，可以用于实现多路并行数据的串行化，提高通信系统的传输效率。

5.总结Vivado 的并转串原语为开发者提供了一种高效、灵活的方法，用于实现数据的并转串转换。

vivado_实验指导书

vivado_实验指导书FPGA Basys3开发实验指导书安全使⽤规范●使⽤扩展接⼝扩展电路应⽤前请关闭电路板总开关，避免损坏器件。

●电路板建议在绝缘平台上使⽤，否则可能引起电路板损坏。

●电路使⽤时应防⽌静电。

●液晶显⽰器件或模块结雾时，不要通电⼯作，防⽌电极化学反应，产⽣断线。

●电源正负极、输⼊/输出端⼝定义时需谨慎，避免应接反引起开发板的损坏。

●保持电路板的表⾯清洁。

●⼩⼼轻放，避免不必要的硬件损伤⽬录实验⼀：熟悉VIV ADO编译环境（⼀） (1)⼀、实验⽬的 (1)⼆、实验内容 (1)三、实验要求 (1)四、实验步骤 (1)实验⼆：组合逻辑电路设计 (15)⼀、实验⽬的 (15)⼆、实验内容 (15)三、实验要求 (15)四、实验步骤 (15)五、实验结果 (19)实验三：时序逻辑电路设计 (21)⼀、实验⽬的 (21)⼆、实验内容 (21)三、实验要求 (21)四、实验步骤 (21)五、实验结果 (30)实验四：状态机 (32)⼀、实验⽬的 (32)⼆、实验内容 (32)三、实验要求 (32)四、实验步骤 (32)五、实验结果 (37)实验五：模块化调⽤ (38)⼀、实验⽬的 (38)⼆、实验内容 (38)三、实验要求 (38)实验六：数码管显⽰ (41)⼀、实验⽬的 (41)⼆、实验内容 (41)三、实验要求 (41)四、实验背景知识 (41)五、实验⽅案及实现 (43)六、实验结果 (45)实验七：交通灯 (47)⼀、实验⽬的 (47)⼆、实验内容 (47)三、实验要求 (47)四、实验⽅案及实现 (47)五、实验结果 (52)实验⼋：秒表的设计 (54)⼀、实验⽬的 (54)⼆、实验内容 (54)三、实验要求 (54)四、实验⽅案及实现 (54)五、实验结果 (57)实验九: 蜂鸣器演奏实验 (59)⼀、实验⽬的 (59)⼆、实验内容 (59)三、实验要求 (59)四、实验背景知识 (59)五、实验结果 (64)实验⼗：字符型LCM 驱动 (65)⼀、实验⽬的 (65)⼆、实验内容 (65)三、实验要求 (65)五、实验程序实现 (69)六、实验结果 (74)实验⼗⼀：VGA (76)⼀、实验⽬的 (76)⼆、实验内容 (76)三、实验要求 (76)四、实验背景知识 (76)五、实验结果 (80)实验⼗⼆：PS/2接⼝控制 (81)⼀、实验⽬的 (81)⼆、实验内容 (81)三、实验要求 (81)四、实验背景知识 (81)五、实验⽅案及实现： (84)六、实验结果 (90)实验⼀：熟悉VIVADO编译环境（⼀）⼀、实验⽬的1．熟悉VIV ADO的编译环境；2．了解在VIV ADO环境下运⽤Verilog HDL 语⾔的编程开发流程，包括源程序的编写、编译、模拟仿真及程序下载。

基于FPGA的MIPS单周期处理器的实现

基于FPGA的MIPS单周期处理器的实现作者：***来源：《电脑知识与技术》2021年第19期摘要：在MIPS CPU設计原理的基础上，通过Verilog硬件描述语言编程、使用Xilinx FPGA开发板的调试和仿真工具Vivado，实现基于FPGA的MIPS单周期处理器。

最终下载到Nexys4-DDR平台上，通过ChipScope工具抓取运行过程中产生的波形进行验证。

关键词：MIPS;硬件描述语言 ; Vivado ;单周期处理器中图分类号：TP311 文献标识码：A文章编号：1009-3044（2021）19-0005-04本文旨在使读者理解和掌握基于FPGA的MIPS单周期处理器的设计和实现。

我们要在了解MIPS CPU设计原理的基础上，掌握Verilog硬件描述语言编程、Xilinx FPGA开发板（Nexys4-DDR）的调试和仿真工具（Vivado 2014.4）。

过程大致分为用Vivado设计套件创建工程、编写 Verilog 代码、仿真测试和下载验证等四部分。

1 用Vivado设计套件创建工程1.1 关于Vivado设计套件Vivado设计套件是FPGA厂商赛灵思Xilinx公司2012年发布的集成设计环境，以提升生产力、缩短产品上市时间、实现可编程系统集成等目标。

Vivado设计套件可实现FPGA部分的设计和开发，管脚和时序的约束，编译和仿真，实现RTL 到比特流的设计流程。

包括高度集成的设计环境和新一代从系统级到IC级的工具，全新的系统级设计的中心思想是基于知识产权（IP）核的设计，Vivado工具把各类可编程技术结合在一起，能够扩展多达1亿个等效ASIC门的设计。

这些均建立在共享的可扩展数据模型和通用调试环境基础上，可以让用户更快地实现设计收敛。

1.2 新工程的创建和设置打开 Vivado设计套件（本文使用的是Vivado 2014.4）新建工程，输入工程名和存储路径如图1所示。

[转]vivado硬件调试——mark_debug

[转]vivado硬件调试——mark_debug最近两个⽉开始⽤Vivado做项⽬，之前⼀直⽤ISE开发，个⼈觉得ISE⽅便好⽤，⽽Vivado编译⼜慢，还占内存，打开⼀个⼯程就需要好半天，可视化界⾯感觉也没什么⽤处，不如模块化的代码来的简单，⽽且还有⼀些bug。

⽆奈xilinx公司不再开发ISE，到14.7就结束了，以后的芯⽚只能⽤Vivado做设计了，只能⽤它了，现在已经更新到了2014.4版本，我现在⽤的是2013.4版本，开发板是zedboard。

⽤Vivado进⾏硬件调试，就是要插⼊ila核，即“集成逻辑分析仪”，然后将想要引出来观察的信号连到这个核的probe上。

⾸先第⼀步，需要把想要观测的信号标记出来，即mark_debug，有两种mark_debug的⽅法，我⽤verilog写了⼀个简单的流⽔灯程序，只有⼏⾏代码，如下：1. module main(2. input clk,3. input rst,4. output reg [7:0] led5. );6.7. (*mark_debug = "true"*)reg [23:0] counter;8. always @(posedge clk) begin9. if(rst) begin10. counter <= 0;11. led <= 8'b00000001;12. end13. else counter <= counter + 1;14. if (counter == 24'hffffff)15. led <= {led[6:0],led[7]};16. end17.18. endmodule例如，要观察counter信号的波形，那么在第7⾏定义reg型信号counter时，前⾯加上(*mark_debug=“true”*)，这样就把counter信号标记了出来。

Vivado进行Debug测试

1.通过在代码中加入相应的标记代码可将相应的变量添加到Debug中，如下代码(*mark_debug = "true"*)reg [9 : 0] writeCounter;(*mark_debug = "true"*)reg [7 : 0] testInputData;该代码定义了两个寄存器变量，通过在代码中加入 (*mark_debug = "true"*)可将变量加入Debug进行观察。

2.在添加完变量之后进行综合，综合完之后在左侧的Synthesis中选择SynthesizedDesign，然后选择其中的Set Up Debug，如图1所示图1 打开Set Up Debug向导3.在出现的Set Up Debug的向导中会出现所标记的待调试变量。

图2位点击Set UpDebug之后出现窗口，此为向导的第一个窗口，直接点击Next即可图2 Set Up Debug向导第一个窗口4.图3为Set Up Debug向导的第二个窗口，点击Next即可图3 Set Up Debug向导第二个窗口5.然后就会出现之前标记的信号，此时变量前面会出现绿色的小虫子，中间的ClockDomain表示的是进行调试的时候信号采集的采样时钟，这里是一个锁相环的第一个时钟输出作为采样时钟图4 Set Up Debug向导第三个窗口6.点击Next之后会出现对采样深度和触发以及存储方式的设置，根据需要进行相应设置，此处采样深度为4096，表示前面的两个变量在Debug调试的时候进行采样会采集4096个样本图5 Set Up Debug向导第三个窗口7.将窗体布局切换到Debug模式下（图6）之后可在中间靠左边看到一个Netlist的小窗体（图7），从中可以找到被标记的带有绿色小虫的变量图6 切换窗体布局图7 Netlist窗口8.最后生成bit文件之后进行下载，下载的时候可以发现下载对话框中自动输入了两个文件的完整路径，在不进行Debug的时候只有一个下载文件，下载之后就会切换到调试窗口。

第9章 Vivado调试工具原理及实现

设计调试原理和方法
--系统内调试
包括三个重要的阶段
探测阶段
标识设计中需要探测的信号，以及探测方法；
实现阶段
实现设计，包括将额外的调试IP连接到被探测的网络；
分析阶段
通过与设计中的调试IP交互，调试和验证功能问题；
设计调试原理和方法
--调试策略
调试目标
推荐的调试编程流程
在HDL源代码中识别调试信号，同时保留灵活性，用于流程后面使能或者禁止调试
然后，通过仿真或者调试，对设计中的每个很小部分进行验证。
这样，要比在一个复杂设计完成后，再进行仿真或者调试效率要高得多。
设计调试原理和方法
可以通过下面的方法保证设计的正确性
RTL级的设计仿真；实现后的设计仿真；
前两个在课程前面已经做过详细的介绍
系统内调试；
设计调试原理和方法 --系统内调试
设计调试原理和方法前两个在课程前面已经做过详细的介绍设计调试原理和设计者可以对实现后的fpga器件进行系统内调试
Vivado调试工具原理及实现
设计调试的原理和方法
对FPGA的调试，是一个反复迭代，直到满足设计功能和设计时序的过程。
对于FPGA这样比较复杂数字系统的调试，就是将其分解成一个个很小的部分。
设计调试原理和方法 --串行I/O设计调试
为了实现系统内对串行I/O的验证和调试，Vivado集成开发环境包含一个串行的I/O分析特性。
设计者可以在基于FPGA的系统中，测量并优化高速串行I/O连接。
与使用外部测量仪器相比，使用Vivado内提供的串行I/O分析仪使得设计者可以测量接收器对接收信号进行均衡后的信号质量。
Vivado集成开发环境中包含逻辑分析特性，使得设计者可以对实现后的FPGA器件进行系统内调试。