verilog编写六-十进制计数器
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数电实验：用V erilog编写六-十进制计数器十进制计数器：
module cnt10(clk,q,cout);
input clk;
output [3:0]q;
output cout;
reg [3:0]q;
reg cout;
always @(posedge clk)
begin
if(q<4'b1001)
begin
q=q+1;
cout=0;
end
else
begin
q=4'b0000;
cout=1;
end
end
endmodule
六进制计数器：
module cnt6(clk,q);
input clk;
output [3:0]q;
reg [3:0]q;
always @(posedge clk)
begin
if(q<4'b0110)
begin
q=q+1;
end
else
begin
q=4'b0000;
end
end
endmodule