六十进制计数器设计
EDA-六十进制计数器的VHDL设计概要
THEN
3.1.3 VHDL的数据类型
1. BIT：位数据类型，只有两个取值：‘0’和‘1’。 2. BIT_VECTOR( )： 位矢量数据类型。 3. STD_LOGIC：标准逻辑位数据类型。有9种不同的取值： 4. STD_LOGIC_VECTOR（）：标准逻辑位矢量数据类型。
STD_LOGIC所定义的9种数据的含义是：
数据类型时，需要使用库和程序包，具体格式如下所示：
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
3.2 VHDL的完整结构
图2-2 D触发器
D触发器的功能：在时钟信号上升沿到来的时候，输 出跟随输入变化，否则，输出保持不变。
3.2.1 时钟上升沿检测表式
时钟上升沿的检测有两种表达方式：
1. CLK’EVENT AND CLK = ‘1’
2. RISING_EDGE(CLK)
3.2.2 D触发器的VHDL设计
库与程序包声明 标准逻辑位
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; 库 ENTITY DFF1 IS 程序包 PORT (CLK : IN STD_LOGIC ; 实体 D : IN STD_LOGIC ; Q : OUT STD_LOGIC );
END DFF1;
3.3 六十进制计数器的VHDL设计
六十进制BCD码计数器的源程序：
实体名
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT (clk, clr: IN STD_LOGIC; ten, one: DOWNTO 0 ); OUT STD_LOGIC_VECTOR(3
60进制计数器设计(VHDL)
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：一、实验名称实验6：60进制计数器设计二、任务及要求【大体部份】4分一、在QuartusII平台上，采用文本输入设计方式，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。
二、设计完成后生成一个元件，以供更高层次的设计挪用。
3、实验箱上选择适当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部份】1分在60进制基础上设计6进制计数器，完成时序仿真。
三、实验程序library ieee;use jinzhi60 isport(clk:in std_logic;co:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0));end entity jinzhi60;architecture art of jinzhi60 isbeginco<='1'when(qh="0101"and ql="1001")else'0';process(clk)beginif(clk='1')thenif(ql=9)thenql<="0000";if(qh=5)thenqh<="0000";elseqh<=qh+1;end if;elseql<=ql+1;end if;end if;end process;end architecture art;四、仿真及结果分析由以上代码编译，仿真，取得一下时序仿真波形图。
用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。
60进制计数器设计说明
由200HZ，5V电源供给。
作高位芯片与作低芯片位之间级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1 时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列 (b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
利用msi设计六十进制计数器实验报告
利用msi设计六十进制计数器实验报告一、实验目的本实验旨在通过利用MSI设计六十进制计数器，掌握数字电路设计的基本原理和方法，了解计数器的工作原理及其应用。
二、实验原理1. 计数器的工作原理计数器是一种能够按照预定规律进行计数的电路。
它能够将输入信号转换为数字信号，并在每个时钟脉冲到达时进行计数。
当计数器达到预定值时，它会产生一个输出信号，从而触发其他电路或设备。
2. 六十进制计数器的设计六十进制计数器是一种能够按照六十进制规律进行计数的电路。
它需要使用六十进制BCD码来表示数字，并且需要使用多个JK触发器来存储当前的计数值。
每当时钟脉冲到达时，JK触发器会根据当前状态和输入信号进行状态转移，从而实现计数功能。
三、实验步骤1. 确定电路图和元件清单根据六十进制BCD码和JK触发器的特点，确定所需元件清单，并绘制出完整的电路图。
2. 按照电路图连接元件按照电路图连接各个元件，并注意排列布局和线路的清晰可见。
3. 进行电路测试使用万用表等工具对电路进行测试，检查是否存在短路、开路等问题，并逐步调整电路以确保其正常工作。
4. 进行计数器测试将计数器与其他电路或设备连接，并进行计数器测试。
检查计数器是否能够按照预定规律进行计数，并观察输出信号是否正确。
四、实验结果经过以上步骤，我们成功地设计出了一个六十进制计数器，并进行了相应的测试。
该计数器能够按照六十进制规律进行计数，并在达到预定值时产生相应的输出信号。
同时，我们还通过本次实验深入了解了数字电路设计的基本原理和方法，对于今后的学习和实践具有重要意义。
五、实验总结本次实验是一次非常有意义的数字电路设计经历，通过该实验我们不仅掌握了六十进制计数器的设计方法和原理，还加深了对数字电路设计的理解和认识。
同时，在实际操作中我们也学会了如何绘制完整的电路图，并且能够运用工具对电路进行测试和调整。
这些经验将为今后更深入地学习数字电路设计奠定坚实的基础。
原理图六十进制计数器设计
实验名称：基于FPGA的原理图六十进制计数器设计
1.实验目的：
熟悉使用Quartus II的原理图输入方法设计简单组合电路。
把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
2实验内容：
完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。
选择模式5，数码管8和7显示数字进制，指示灯8接进位。
3. 实验方案（程序设计说明）
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。
在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。
4. 实验步骤或程序（经调试后正确的源程序）
见附件A
5．程序运行结果
6．出现的问题及解决方法
无
附件A
实验步骤或程序：
实验原理图:
管脚设置：。
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
设计60进制计数器--电子技术基础课程设计
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
数电-课程设计-60进制计数器
表1 十进制计数器功能表CP RD` LD` EP ET 工作状态×0 ××置零↑ 1 0 ××预置数× 1 1 0 1 保持× 1 1 ×0 保持↑ 1 1 1 1 计数连接方式如图：图2 十进制计数器（个位）2、十进制计数器（十位）电路图3 十进制计数器（十位）3、时钟脉冲电路图4 时钟脉冲电路4、置数电路图5 置数电路5、进位电路图6 进位电路6、译码显示电路图7 译码显示电路三、绘制原理图1、完整原理图图7 计数器原理图2、选定仪器列表仪器名称型号数量用途同步十进制计数器74LS160 2片极联构成60进制计数器与门与非门非门74LS21D74LS00D74LS04D各1个辅助设计构成其他计数器共阴极显示器DCD-HEX 2只显示数字计数电压源1个提供脉冲电压表二原理图仪器列表四、测试方案测试步骤：1）进入Multisim7界面图8 软件页面2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图9 放置元件3）放置好各种器件之后，即可进行线路连接，同时标明所需参数值。
设置元器件的参数时，用鼠标双击，弹出属性对话框，分别给元件赋值，并设置名称标号。
图10 元器件属性图4）确认电路无误后，即可单击仿真按钮，实现对电路的仿真工作。
5）观察结果看是否与理论分析的预测结果相同。
五、测试验证结果与分析1、验证结果以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00 图12 60进制计数器终点592、理论分析本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。
输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
(完整word版)设计60进制计数器--电子技术基础课程设计(word文档良心出品)
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
60进制计数器课程设计
60进制计数器课程设计一、课程目标知识目标：1. 学生能够理解60进制计数器的概念，掌握其与十进制的转换方法。
2. 学生能够运用60进制计数器进行简单的加、减运算。
3. 学生了解60进制在实际生活中的应用，如时间、角度等。
技能目标：1. 学生能够独立完成60进制与十进制的转换。
2. 学生能够运用所学知识解决实际问题，如将时间、角度等转换为60进制表示。
3. 学生通过小组合作，培养团队协作能力和沟通能力。
情感态度价值观目标：1. 学生对60进制计数器产生兴趣，培养对数学的热爱。
2. 学生在探究过程中，养成独立思考、勇于尝试的良好习惯。
3. 学生通过学习，认识到数学与生活的紧密联系，增强学以致用的意识。
课程性质：本课程为数学学科的一节实践探究课，旨在帮助学生掌握60进制计数器的相关知识，提高学生的实际操作能力和解决问题的能力。
学生特点：四年级学生具有一定的数学基础，对新鲜事物充满好奇，喜欢动手操作，但注意力容易分散。
教学要求：教师需结合学生的特点，设计生动有趣的教学活动，引导学生积极参与，鼓励学生自主探究和合作交流，确保每位学生都能在课堂上有所收获。
同时，注重培养学生的情感态度价值观，使学生在学习过程中形成正确的价值观和积极的学习态度。
通过分解课程目标为具体的学习成果，为后续的教学设计和评估提供依据。
二、教学内容本节课依据课程目标，结合教材第四章《有趣的计数器》相关内容，组织以下教学大纲：1. 引言：介绍60进制计数器的基本概念，引导学生思考其在生活中的应用，如时间、角度等。
2. 知识讲解：a. 讲解60进制计数器与十进制的区别与联系。
b. 详细介绍60进制与十进制的转换方法。
c. 通过实例，展示60进制在时间、角度等方面的应用。
3. 实践操作：a. 学生独立完成60进制与十进制的转换练习。
b. 学生分组讨论，解决实际问题，如将时间、角度等转换为60进制表示。
4. 拓展延伸：a. 探讨60进制在生活中的其他应用，激发学生思考。
EDA硬件描述语言训练——60进制计数器设计
实验题目：硬件描述语言训练—计数器设计一、设计任务：1、用VHDL语言实现一个六十禁止计数器，该计数器有计数允许端EN，清零端CLR和进位输出端CY。
档EN=1时，计数器正常计数；当CLR=1时，计数器清零。
2、将上述计数器下载到FPGA芯片中，利用实验板验证电路的正确性。
二、设计过程：1、设计思路：当“CLR=1且EN=0”时，qh，ql置零，即“qh=0000，ql=0000”。
当“CLR=0且en=1，clk=1”时，ql<=ql+1；若ql=1001，则ql=0000，qh<=qh+1；若qh=0101，则qh<=qh+1。
2、设计方案：将列写出的状态转换图用VHDL语言表达出来，设计好相应的输入输出端口及功能过程，进行设计处理，编译文件，修改其中的错误，再用波形图进行编辑仿真描述，以便检查其功能是否正确，最后下载链接到硬件设备上检查其功能。
3、设计步骤：（1）、列出各输入端口的功能：表1 六十进制计数器输入端口功能表（3）、配置芯片并下载。
先进行引脚的锁定，定义输入输出端口对应芯片上的引脚，然后将实验开发板与PC机通过JTAG下载电缆连接，并通电，拨动开关就检查数据选择器的相关功能。
4、程序：libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjsq isport(clk,clr,en:instd_logic;cy:outstd_logic;qh,ql:bufferstd_logic_vector(3 downto 0));endjsq;architecture behave of jsq isbegincy<='1' when(qh="0101" and ql="1001") else '0';process(clk,clr,en)beginif(clr='0' or en='1') thenqh<="0000";ql<="0000";elsif (clk'event and clk='1') thenif (ql=9) then ql<="0000";if (qh=5) then qh<="0000";else qh<=qh+1;end if;else ql<=ql+1;end if;end if;end process;end behave;三、结论：仿真波形图：图1 六十进制计数器波形图芯片资源占用情况：图2 六十进制计数器芯片资源占用情况图四、总结：1、VHDL语言中对时序逻辑电路的基本描述：（1）、process中列出时钟信号：process (时钟信号名)beginif（时钟信号变化条件）then顺序语句；end if;end process;时钟信号上升沿：if (clk' event andclk= '1' ) then …wait untilrising_edge (clk);时钟信号下降沿：if clk' event and clk= '0' then …wait untilfalling_edge (clk)（2）、同步复位信号：process (复位信号名，时钟信号名)beginif（时钟信号变化条件）thenif (复位信号变化条件) then状态复位语句；else顺序语句；end if;end if;end process;（3）、异步复位信号：process (复位信号名，时钟信号名)beginif (复位信号变化条件) then状态复位语句；elsif（时钟信号变化条件）then顺序语句；end if;end process;2、VHDL语言描述时序逻辑电路的基本步骤：1、根据实验的具体要求列出输入端口的功能表和状态转换图。
数 字 电 子 技 术(六十进制计数器制作)
数字电子技术仿真实验报告学院：计算机科学学院班级：信科10级01班学号： ***********姓名：第一章设计方案论证1.1、选择论证的基本过程1）每隔1s，计数器增1；能以数字形式显示时间。
2）当定时器递增到59时，定时器会自动返回到00显示，然后继续计时。
整个计数过程中，LED1即发光灯会显示进位信号。
3）本设计主要设备是两个74LS160同步十进制计数器，并且由300HZ，5V 电源供给。
1.2、设计方案框图使用300HZ555定时器作为计数器的输入信号。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
此电路可以作为简易数字时钟的分钟显示。
图1.2为60进制计数器的总体框图。
图1.2 系统总体框图第二章单元电路设计2.1、十进制计数器（个位）电路本电路采用74LS160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。
功能如表2-1表2-1 十进制计数器功能表CP RD` LD` EP ET 工作状态×0 ××置零↑ 1 0 ××预置数× 1 1 0 1 保持× 1 1 ×0 保持↑ 1 1 1 1 计数连接方式如图2.1图2.1 十进制计数器（个位）2.2、十进制计数器（十位）电路图2.2 十进制计数器（十位)2.3、555定时器555定时器是一种模拟电路和数字电路相结合的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。
因此集成555定时被广泛应用于脉冲波形的产生与变换、测量与控制等方面。
图2.3为用555定时器设计的多谐振荡器的电路图及其电路产生的波形。
图2.3 多谐振荡器由多谐振荡器原理，结合上图可知其振荡周期T=T 1+T 2。
T 1为电容充电时间，T 2为电容放电时间。
60进位计数器课程设计
60进位计数器课程设计一、教学目标本课程旨在通过60进位计数器的学习，让学生掌握进位计数的基本原理和操作方法，培养学生的逻辑思维能力和动手操作能力。
具体目标如下：1.了解60进位计数器的结构和工作原理。
2.掌握60进位计数器的操作方法。
3.理解进位计数的基本概念和应用。
4.能够独立操作60进位计数器。
5.能够进行简单的进位计数运算。
6.能够运用60进位计数器解决实际问题。
情感态度价值观目标：1.培养学生的团队合作意识和动手操作兴趣。
2.培养学生对数学和科学的热爱和好奇心。
3.培养学生解决问题的自信心和自主学习能力。
二、教学内容本课程的教学内容主要包括60进位计数器的结构和工作原理、操作方法以及应用。
具体安排如下：1.60进位计数器的结构和工作原理：介绍60进位计数器的各个部分及其功能，解释其工作原理。
2.60进位计数器的操作方法：讲解如何进行数字的输入、显示和清除，如何进行进位和借位的操作。
3.进位计数的基本概念和应用：介绍进位计数的基本概念，如十进制、二进制等，并展示其在实际问题中的应用。
三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法，如讲授法、讨论法、案例分析法和实验法等。
1.讲授法：通过教师的讲解，让学生了解60进位计数器的结构和工作原理，掌握进位计数的基本概念和应用。
2.讨论法：通过小组讨论，培养学生的团队合作意识和解决问题的能力。
3.案例分析法：通过分析实际问题，让学生学会运用60进位计数器解决实际问题。
4.实验法：通过动手操作60进位计数器，培养学生的动手操作能力和实践能力。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将选择和准备以下教学资源：1.教材：选用《60进位计数器操作指南》作为主要教材，介绍60进位计数器的结构、操作方法和应用。
2.参考书：提供相关的参考书籍，供学生深入学习和拓展知识。
3.多媒体资料：制作PPT、视频等多媒体资料，生动展示60进位计数器的操作过程和应用实例。
60进位计数器课程设计
60进位计数器课程设计一、课程目标知识目标：1. 学生能理解60进位计数器的基本原理，掌握60进制的数制转换方法。
2. 学生能运用60进位计数器进行简单的加、减运算，并解决实际问题。
3. 学生了解60进位计数器在日常生活中的应用，如时间的计算等。
技能目标：1. 学生能够独立操作60进位计数器，进行数制转换和基本运算。
2. 学生能够运用所学知识解决涉及60进位计数器的实际问题，提高解决问题的能力。
3. 学生通过小组合作，培养团队协作和沟通能力。
情感态度价值观目标：1. 学生培养对数学学习的兴趣，激发探究精神。
2. 学生在学习过程中，树立正确的价值观，认识到数学知识在生活中的重要性。
3. 学生通过克服困难，增强自信心，培养积极向上的学习态度。
课程性质：本课程为数学学科教学，结合学生年级特点，注重知识性与实践性的结合。
学生特点：学生处于小学高年级阶段，具备一定的数学基础，好奇心强，喜欢动手操作。
教学要求：教师需关注学生的个别差异，创设有趣的教学情境，引导学生主动参与，提高学生的动手操作能力和解决问题的能力。
在教学过程中，注重知识点的讲解与实际应用的结合，使学生在掌握知识的同时，提高综合素养。
通过分解课程目标为具体的学习成果，便于后续教学设计和评估。
二、教学内容本节教学内容以《数学》课本中关于计数器及其数制转换的相关章节为基础，结合课程目标，组织以下内容：1. 60进位计数器的基本原理：介绍60进位计数器的起源，引导学生了解其发展过程，理解60进制的数制特点。
2. 数制转换方法：讲解60进制与10进制之间的转换方法，通过实例演示，帮助学生掌握转换技巧。
3. 60进位计数器的运算：教授60进位计数器进行加、减运算的方法，并通过实际操作，让学生学会运用计数器解决简单问题。
4. 60进位计数器在日常生活中的应用：以时间为背景，介绍60进位计数器在时间计算等方面的应用，提高学生学以致用的能力。
教学内容安排和进度：第一课时：60进位计数器的基本原理，数制转换方法。
数电课程设计(60进制计数器设计)
目录摘要： (2)1设计题目 (2)1.1设计要求 (2)2题目分析 (2)3设计思路与原理 (3)3.1 LED简介 (3)3.2 芯片74290及六十进制计数器的设计 (4)3.3 三十九进制计数器 (6)4电路图的仿真 (7)4.1六十进制计数器的仿真 (7)4.2三十九进制计数器的仿真 (8)5仪器列表 (9)6心得体会 (9)7参考文献 (10)摘要：要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。
当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。
我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。
1设计题目60进制计数器的设计1.1设计要求（1）要求学生掌握74系列的芯片和LED的原理和使用方法。
（2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。
1.2设计任务（1）完成一个60进制的计数器。
（2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。
59显示后，又从00重新开始计数。
2题目分析要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。
CP 3设计思路与原理 3.1 LED 简介LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。
七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。
不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。
信号源 计数器数码显示器十进制计数器（个位）六进制计数器（十位）其真值表如下。
基于Quartus六十进制计数器的设计
EDA技术实践课程设计2014年7月25日EDA技术实践课程设计任务书课程EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限2014.7.21——2014.7.25指导教师专业负责人2014年7 月18日目录1 设计 (1)2 方案选择与电路原理图的设计 (1)2.1 单元电路一：十进制计数器电路（个位） (2)2.2 单元电路二：十进制计数器（十位） (3)2.3 单元电路三：置数与进位电路 (3)3 元件选取与电路图的绘制 (4)3.1 元件选取 (4)3.2 电路图的绘制 (4)4 编译设计文件 (5)5 仿真设计文件 (6)6 总结 (10)参考文献 (11)1 设计六十进制计数器的功能要求：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
基于Quartus六十进制计数器的设计
EDA技术实践课程设计 ED技术实践课程设201 2 六十进制计数电气信息工程学院电气专业班学生姓学生学指导教EDA技术实践课程设计任务书课程 EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）产生到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限——指导教师专业负责人日18月 7 年2014．目录1 设计 ...................................................................2 方案选择与电路原理图的设计 .............................................单元电路一：十进制计数器电路（个位） ................................. 单元电路二：十进制计数器（十位） ..................................... 单元电路三：置数与进位电路 ...........................................3 元件选取与电路图的绘制 .................................................元件选取 .............................................................电路图的绘制 .........................................................4 编译设计文件 ...........................................................5 仿真设计文件 ...........................................................6 总结 ...................................................................参考文献 .................................................................1设计1六十进制计数器的功能要求： 1；1（1）每隔个周期脉冲，计数器增时，进位端波形发生跳变，说明计数器产生进位信）当计数器递增到59（2 00并重新计数；号，之后计数器会自动返回到同步十进制计数器，时钟信号通过建立波74160）本设计主要设备是两片（3 形文件得以提供。
60进制计数器
题目60计数器60进制计数器主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
1方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。
图2.1为六十进制计数器的总体电路原理框图。
图1.1 电路原理框图1.1单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。
每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。
其功能表如表2-1所示，连接方式如图2.2所示。
此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。
表2-1 同步十进制计数器功能表在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。
选择元件库中的ot hers—maxplus2—74160。
点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。
1.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
2) 右击空白处，选择放置元件，进入元器件选择区，选择要放置的 元件，然后单击放置。
3) 放置好各种器件之后，即可进行线路连接，同时标明所需参数值。 设置元器件的参数时，用鼠标双击，弹出属性对话框，分别给 元件赋值，并设置名称标号。
第 9页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
4) 确认电路无误后，即可单击仿真按钮，实现对电路的仿真工作。 5) 观察结果看是否与理论分析的预测结果相同。
图 4 时钟脉冲电路 5) 置数电路
第 7页 共 14 页
图 5 置数电路 6) 进位电路
成都理工大学工程技术学院 数字电路设计报告
图 6 进位电路 7) 译码显示电路
图 7 译码显示电路 8) 选定仪器列表
仪器名称
型号
同步十进制计数 器
74LS192
与门
74ALS09N
共阴极显示器 电压源 时钟脉冲
×××××0 0 0 0
×d c b a d c b a
第 4页 共 14 页
01 01
1 1
×××× ××××
成都理工大学工程技术学院 数字电路设计报告
加计数
减计数
4) 利用两片 74ls192 分别作为六十进制计数器的高位和低位，分别 与数码管连接。把其中的一个芯片连接构成十进制计数器，另一 个通过一个与门器件构成一个六进制计数器。
第 2页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
1 概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还
常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源 来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十 进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可 逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是 TTL 还是 CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件 手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
第 5页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
00。此电路可以作为简易数字时钟的分钟显示。下图为 60 进制计 数器的总体框图。
译码显示
译码显示
进位
置数
十进制计数 器（十位）
十进制计数 器（个位）
时钟脉冲 图 1 系统总体框图
3. 六十进制计数器的设计与仿真 3.1 基本电路分析设计 1) 十进制计数器（个位）电路本电路采用 74LS160 作为十进制计数 器，它是一个具有异步清零、同步置数、可以保持状态不变的 十进制上升沿计数器。 2) 功能表如下； 表 1 十进制计数器功能表
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子 产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情 况下实现实时监控，扩展更多功能。
1.1 计数器设计目的 1) 每隔 1s，计数器增 1；能以数字形式显示时间。 2) 熟练掌握计数器的各个部分的结构。 3) 计数器间的级联。 4) 不同芯片也可实现六十进制。
3、本次课程设计也反映出很多问题，比如竞争—冒险现象是很 常见的，并且消除此现象并不是很容易，尤其是对结构复杂的电路而言，往往消 除了一处竞争—冒险现象，又产生了另一处，此问题需要我以后多加注意。
4.2 实验的体会与收获 1、本设计原理简单，结构清晰，较为容易仿真成功。从本次课
程设计中使我获益匪浅， 2、在实验过程中要用心面对每一个问题，通过不断的努力去解
成都理工大学工程技术学院 数字电路设计报告
六十进制计数器 设计报告
姓 名：
学 号：
班 级： 13 电气工程 1 班
系 别： 自动化工程系
指导教师：
时 间：
2015-1-10
第 1页 共 14 页
目录
成都理工大学工程技术学院 数字电路设计报告
1.概述 2 ······································································ 1.1 计数器设计目的················································3 1.2 计数器设计组成················································3
1.2 计数器设计组成 1) 用两个 74ls192 芯片和一个与非门实现。 2) 当定时器递增到 59 时，定时器会自动返回到 00 显示，然后继续计 时。 3) 本设计主要设备是两个 74LS160 同步十进制计数器，并且由 200HZ， 5V 电源供给。作高位芯片与作低芯片位之间级联。 4) 两个芯片间的级联。
决这些问题.在解决设计问题的同时自己也在其中有所收获。 3、首先使我对数电这门课程有了更深的体会，通过对 60 进制计
数器的设计使我将以前所学的理论知识运用到实际中去，使用 Multisim 软件进 行仿真，使我找到了很多以前没有完全理解的知识，通过再次查找资料，我又学 会了很多。
第 11页 共 14 页
DCD-HEX Vcc +5v +5V 200Hz
3.2 计数器电路的仿真 1) 进入 Multisim10.0 界面
数量 2片
各1个 2只 1个 1个
用途 级联构成 60 进制计
数器
辅助设计构成其他 计数器
显示数字计数 提供电压
提供时钟脉冲电压
第 8页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
图 5-4 74LS192 的引脚排列及逻辑符号
（a）引脚排
列
(b) 逻辑符号
图中： 为置数端， 为加计数端， 为减计数端， 为非同步进位输
出端， 器输入端，
为非同步借位输出端，P0、P1、P2、P3 为计数 为清除端，Q0、Q1、Q2、Q3 为数据输出端。
MR
1
×
×
00
×
输入
输出
P3 P2 P1 P0 Q3 Q2 Q1 Q0
2.六十进制计数器设计描述
第 3页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
2.1 设计的思路 1) 芯片介绍：74LS192 为加减可逆十进制计数器，CPU 端是加计数 器时钟信号，CPD 是减计数时钟信号 RD=1 时无论时钟脉冲状态 如何，直接完成清零功能。RD=0，LD=0 时，无论时钟脉冲状态 如何，输入信号将立即被送入计数器的输出端，完成预置数功能。 2) 十进制可逆计数器 74LS192 引脚图管脚及功能表 3) 74LS192 是同步十进制可逆计数器，它具有双时钟输入，并具有 清除和置数等功能，其引脚排列及逻辑符号如下所示：
第 10页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
4.总结 4.1 遇到的问题及解决方法 1、在设计过程中我查阅了大量的资料，了解了许多关于计数器
设计方面的问题，进一步理解了各种元器件的使用方法。 2、这次课程设计让我学到了很多，不仅掌握了简单的电子电路
的设计与制作，也掌握了毕业设计写作的方法和格式。在制作电路时，我深深体 会到连接电路时一定要认真仔细，每一步骤都要认真分析。
CP
RD`
LD`
EP
×
0×Βιβλιοθήκη ↑10×
×
1
1
0
×
1
1
×
↑
1
1
1
连接方式如下图：
ET
工作状态
×
置零
×
预置数
1
保持
0
保持
1
计数
第 6页 共 14 页
成都理工大学工程技术学院 数字电路设计报告
图 2 十进制计数器（个位） 3) 十进制计数器（十位）电路
图 3 十进制计数器（十位） 4) 时钟脉冲电路
5V 200Hz
2.六十进制计数器设计描述···········································4 2.1 设计的思路·······················································6 2.2 设计的实现·······················································6
5) 如下图：
2.2 设计的实现 1) 两芯片之间级联；把作高位芯片的进位端与下一级 up 端连接这是 由两片 74LS90 连接而成的 60 进制计数器，低位是连接成为一个 十进制计数器，它的 clk 端接的是低位的进位脉冲。高位接成了 六进制计数器。当输出端为 0101 的时候在下个时钟的上升沿把 数据置数成 0000 这样就形成了进制计数器，连个级联就成为了 60 进制计数器，分别可以作为秒和分记时。 2) 方案的实现： 使用 200HZ 时钟信号作为计数器的时钟脉冲。根据设计基理可知， 计数器初值为 00，按递增方式计数，增到 59 时，再自动返回到
3. 六十进制计数器的设计与仿真····································7 3.1 基本电路分析设计··············································7 3.2 计数器电路的仿真·············································10