2012-2013-1_pld期末复习题试题

复习题（开卷）一、填空题(本大题共10小题，每空1分，共20 分)1．一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。

2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。

4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。

5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7．以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD芯片中，完成硬件设计和验证。

8．MAX+PLUS的文本文件类型是（后缀名）.VHD。

9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。

10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。

一、填空题与简答题1、ASIC的中文含义是：专用集成电路。

2、在VHDL中主要有哪三种重载现象参数类型的重载；参数数目的重载；函数返回类型的重载。

3、简单可编程逻辑器件的主要有PROM、PLA、PAL、GAL4、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个GAL器件:5、在设计中，常常采用的设计方法有直接设计方法、自顶向下和自底向上的设计方法。

6、CPLD的一般采用“与－或阵列”结构。

7、一个完整的VHDL程序包括库、程序包、实体、结构体和配置五个部分。

8、PLD的中文含义是：可编程逻辑器件。

9、“与－或”结构的可编程逻辑器件主要由四部分构成：输入电路、可编程“与”阵列、可编程或阵列、输出电路10、FPGA的一般采用“查找表”结构。

11．VHDL的全拼Very high speed integrated Hardware Description Language12．子程序有即过程（PROCEDURE）、函数〔FUNCTION〕两种类型。

13、CPLD的中文含义是复杂可编程逻辑器件。

14、复杂可编程逻辑器件的主要有CPLD 和FPGA 。

15、FPGA的中文含义是现场可编程门阵列。

16．CPLD的基本结构看成由可编程逻辑宏单元可编程I/O控制模块和可编程内部连线组成。

17．FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。

18.EDA：电子设计自动化B：逻辑阵列块20.ESB：嵌入式系统块21.FAST TRACK：快速通道22.同步：各个逻辑单元共用一个时钟23．信号与变量使用时有何区别？答：（1）值的代入形式不同。

（2）变量值可以送给信号，信号值不能送给变量。

（3）信号是全局量，变量是局部量。

（4）操作过程不同。

24．VHDL语言在结构上分为哪几部分？答：VHDL语言在结构上一般分为实体（ENTITY）与结构体（ARCHITECTURE）两大部分。

25.说明端口模式INOUT和BUFFER有何异同点。

答：INOUT：双向端口；BUFFER：输出并向内部反馈。

INOUT是双向信号，既可输入又可输出。

BUFFER是输出并向内部反馈。

也是实体的输出信号,但作输入用时，信号不是由外部驱动，而是从反馈得到。

26.进程如何激活，敏感信号有何要求（注意事项）答：当一个进程的敏感信号值发生变化时，该进程被激活。

或当无敏感信号列表时，可通过满足条件的WAIT语句来启动进程语句进程的敏感信号A：是该进程描述的模块的输入信号。

B：使用了敏感信号表的进程中不能含有任何等待语句。

27、何为函数与过程重载？答：VHDL允许以相同的函数名定义函数，但要求函数中定义的操作数具有不同的数据类型，以便调用时用以分辨不同功能的同名函数。

同样名称的函数可以用不同的数据类型作为此函数的参数定义多次，此函数称为重载函数。

两个或两个以上具有相同的过程名和互不相同的参数及参数类型的过程称为重载过程。

28、什么是基于乘积项的可编程逻辑结构？什么是基于查找表的可编程逻辑结构？GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。

FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。

FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；二、解释与分析程序（注：些类题要求A、解释带有下划线的语句；B、说明该程序逻辑功能；C、回答部分问题，所以一定看懂程序每一句意思，弄清程序功能）1、程序如下：要求：1．解释带有下划线的语句。

2．画出该程序的原理图符号。

3．说明该程序逻辑功能。

Library ieee; 定义元件库Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity up_down is 实体说明Port(clk,rst,en,up: in std_logic;Sum: out std_logic_vector(2 downto 0);Cout: out std_logic);End up_down;Architecture a of up_down is 结构体说明Signal count: std_logic_vector(2 downto 0);BeginProcess(clk,rst) 进程，敏感信号为clk rstBeginIf rst=’0’thenCount<=(others=>’0’); 异步清零Elsif rising_edge(clk)then 上升沿If en=’1’then 计数控制端EN=1Case up isWhen ‘1’=> count<=count+1;UP=1加法计数When others =>count<=count-1; UP=0减法计数End case;End ifEnd if;End process;Sum<=count;Cout <=’1’when en=’1’and ((up=’1’and count=7) or (up=’0’and count=0)) else ‘0’;进位信号End a;程序功能：异步清零，同步计数的三位二进制可逆计数补题：3-5设计含有异步清零和计数使能的16位二进制加减可控计数器。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)V ARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);BEGINIF RST='1' THEN --计数器异步复位QI:=(OTHERS=>'0');ELSIF SET=’1’THEN-计数器一步置位QI:=SETDATA;ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN=’1’THEN –检测是否允许计数IF CHOOSE=’1’THEN --选择加法计数QI:=QI+1; --计数器加一ELSE QI=QI-1; --计数器加一END IF;END IF;END IF;COUT<=QI;--将计数值向端口输出END PROCESS;END ONE;3-6、图3—18是一个含有上升沿触发的D触发器的时序电路,试写出此电路的VHDL设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -- 输入选择信号CLK0:IN STD_LOGIC; -- 输入信号OUT1:OUT STD_LOGIC);-- 输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK= ’1 ’THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS; END ARCHITECTURE ONE; END PROCESS;（分3行写）5-13设计8位左移移位寄存器,给出时序仿真波形LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT_L ISPORT (CLK,LOAD :IN STD_LOGIC;DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB :OUT STD_LOGIC);END;ARCHITECTURE SHFRT_L OF SHFRT_L ISBEGINPROCESS(CLK,LOAD)V ARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK='1' THENIF LOAD ='1' THEN REG8 :=DIN;ELSE REG8 (7 DOWNTO 1) :=REG8 (6 DOWNTO 0);END IF;END IF;QB<= REG8(0);END PROCESS;END SHFRT_L;2、参考第三、五、九、十章三、编程题四、程序题（简单，不提供2．用VHDL语言描述一个基本D触发器（6分）。

LIBRARYIEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITYdff2 ISPORT(d, clk: IN STD STD_LOGIC;q : OUT STD__LOGIC);END dffe2;ARCHITECTURE a OF dffe2 ISBEGINPROCESS(clk,d)BEGINIF clk’event AND clk=’1’THENq<=d;END IF;END PROCESS;END a;1、用VHDL语言对1 位全加器进行描述如图1位全加器是由二个一位半加器组成，其符号表示为右边的图即f_adder。