实验九 可逆计数器的功能测试及应用电路
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
(三)可逆计数器.
时序逻辑电路的分析方法
时序逻辑电路分类(仿真演示) 新授：计数器 同步二进制：加法、减法、可逆 异步二进制：加法、减法、可逆 集成二进制计数器 注意学习每一种电路的连接规律 集成电路的学习：学会读功能表
5.2 计数器 (Counter)
5.2.1 计数器的特点和分类
一、计数器的功能及应用 1. 功能： 对时钟脉冲 CP 计数。 2. 应用： 分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。
CR CPU CPD
BO
74193
CO LD
D1 Q1 Q0 CPD CPU Q2 Q3 地 CR LD 1 0 0 0 1 0 1 0 1 CPU CPD D3 D2 D1D0 d3 d 2 d1 d0 1 1 1 1
D0 D1 D2 D3 Q3n+1 Q2n+1 Q1n+1 Q0n+1
d2 d 1 d0
d3
d2
d1
d0
加 法 计 数 减 法 计 数 保 持
2) 74193(双时钟)
VCC D0 CR BO CO LD D2 D3
16 15 14 13 12 11 10 9
Q0 Q1 Q2 Q3
74193
1 2 3 4 5 6 7 8
CP0= CP CP1= Q0 CP2= Q1 B = Q2n Q1n Q0n
计数规律
加法计数
T 触发器的触发沿
上升沿 CPi = Qi-1 下降沿 CPi = Qi-1
减法计数
CPi = Qi-1
CPi = Qi-1
(三) 集成二进制异步计数器 74197、74LS197 VCC CR Q3 D3 D1 Q1 CP0
数电实验报告：计数器及其应用
数电实验报告：计数器及其应用数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0 ~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
华中科技大学基于FPGA的十进制加减可逆计数器
实验名称：十进制加减可逆计数器实验组别:⑨实验人：XJY 班级：光信1102 学号：U201114XXX目标要求：利用实验板实现十进制加减可逆计数器设计，具体要求为：拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。
即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，8—7…的模十减计数结果。
实现原理：源码清单:`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 14:24:13 12/09/2013// Design Name:// Module Name: xjy// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module xjy(input clk,input SW1,input SW0,input clear,input reset,output reg[3:0] sl_reg,output reg [6:0]segdat_reg);reg [26:0] count;reg [3:0] q;reg x;always@(posedge clk)beginif(clear) beginsl_reg<=0;count<=0;endelsecount<=count+1;endalways@(posedge count[24]) //程序运行时用//always@(posedge count[4]) 程序模拟时使用beginif (reset) begin q<=0; x<=0; endelse begincase(SW1)1'd1:begincase(x)1'd0: beginif(q==4'd8) x<=1;q<=q+1;end1'd1: beginif(q==4'd1) x<=0;q<=q-1;endendcaseend1'd0:begincase(SW0)1'd0:beginif(q==4'd0) q<=4'd9;else q<=q-1;end1'd1:beginif(q==4'd9) q<=4'd0;else q<=q+1;endendcaseendendcaseendendalways@(q) // 数码管显示处理begincase(q)4'h0: segdat_reg = 7'b0000001; //04'h1: segdat_reg = 7'b1001111; //14'h2: segdat_reg = 7'b0010010; //24'h3: segdat_reg = 7'b0000110; //34'h4: segdat_reg = 7'b1001100; //44'h5: segdat_reg = 7'b0100100; //54'h6: segdat_reg = 7'b0100000; //64'h7: segdat_reg = 7'b0001111; //74'h8: segdat_reg = 7'b0000000; //84'h9: segdat_reg = 7'b0000100; //9default: segdat_reg = 7'b0111000; //Fendcaseendendmodule测试文件清单:`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 17:46:25 12/09/2013// Design Name: XJY// Module Name: D:/ISE/XJY/xjy/xjy_test.v// Project Name: xjy// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: XJY //// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////// module xjy_test;// Inputsreg clk;reg SW1;reg clear;reg reset;// Outputswire [3:0] sl_reg;wire [6:0] segdat_reg;// Instantiate the Unit Under Test (UUT)XJY uut (.clk(clk),.SW1(SW1),.clear(clear),.reset(reset),.sl_reg(sl_reg),.segdat_reg(segdat_reg));always begin#10; clk=~clk;endinitial begin// Initialize Inputsclk = 0;SW1 = 0;SW0=1;clear =1;reset = 1;// Wait 60 ns for global cleat to finish#60;clear =0;// Wait 60 ns for global reset to finish#60;reset = 0;// Add stimulus hereendEndmodule管脚定义文件:#Created by Constraints Editor (xc3s100e-cp132-4) - 2013/12/10 NET "clk" TNM_NET = clk;TIMESPEC TS_clk = PERIOD "clk" 20 ns HIGH 50%;NET "segdat_reg[6]" LOC = L14;NET "segdat_reg[5]" LOC = H12;NET "segdat_reg[4]" LOC = N14;NET "segdat_reg[3]" LOC = N11;NET "segdat_reg[2]" LOC = P12;NET "segdat_reg[1]" LOC = L13;NET "segdat_reg[0]" LOC = M12;NET "sl_reg[0]" LOC = F12;NET "sl_reg[1]" LOC = J12;NET "sl_reg[2]" LOC = M13;NET "sl_reg[3]" LOC = K14;NET "clear" LOC = K3;NET "clk" LOC = B8;NET "SW1" LOC = L3;NET "clk" SLEW=FAST;NET "reset" LOC=B4;NET "SW0" LOC=P11;NET "SW1" LOC=L3;系统使用说明:clear 为程序开始按钮，定义为开发板的拨码开关SW3reset 为程序清零按钮，拨至低电位后显示清零，定义为拨码开关SW2SW1 为程序功能控制按钮，定义为拨码开关SW1SW0 为程序功能控制按钮，定义为拨码开关SW0系统功能与性能测试结果:实验开始之前将SW3，SW2，SW1，SW0，均调至HIGH实验开始调SW3(clear)，SW2(reset)为LOW当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。
实验九 数字音乐电路
实验原理
物体之所以能发出声音，是因为物体在振动；之所以各个物体发出的声音 不同，是因为振动频率不同。同样，每个人的声音都不同，是因为每个人 声带振动频率不一样。
实际的音乐电子电路是很复杂的，需要考虑很多因素，比如音色、音强等， 本次实验主要是利用数字分频原理，利用计数器构成一个简单的单音的七 音阶电路。
01234 8911111 22222 C C YABCD C N 0 V 2 4 7 D 11C111N ABNCDYG 1234567 01234 8911111 2222 2 C DCBA R C 3 CP2 QQQQ 9 V 3 4 7 1111D 1ABCDN CP1RQQQQG 1234567
实验内容：
1、熟悉74393的功能，并将其接成一个8位的二进制计数器，验证其功 能 2、用与非门组合逻辑电路，译码输出七个音阶 3、用函数发生器代替振荡器测试调整电路，并用示波器测量七个音阶 频率，列表记录，与理论值进行比较 4、试制计数器74393对一个47520Hz的基 准频率计数分频，通过组合逻辑电路获得异步清零信号，当计数器计数到 某一数值时，清零信号有效，对计数器74393清零使之重新开始计数，从 而实现对47520Hz信号分频，得到想要的频率（即一个音阶）。
要想获得七个音阶，必须有七个不同的组合逻辑电路来得到七个清零信号， 从而实现七音阶电路。
CP1H系列PLC的可逆计数器CNTR
PLC知识1．可逆计数器CNTR的计数功能如图2-41所示，当复位端0.03为ON时CNTR0046复位，当前值变为0000，此时既不进行加计数，也不进行减计数。
当0. 03变为OFF时计数器开始计数，其计数过程如下：1)若0.02 OFF、由0.01输入计数脉冲时为加计数器。
0. 01每输入一个计数脉冲，CNTR 0046的当前值加1。
当PV=#0200时，再输入一个计数脉冲时，PV值变为0000（有进位），计数完成标志C0046变为ON。
若再来一个计数脉冲时，PV =1，计数完成标志C0046变为OFF，且开始下一个循环的计数。
图2-41 CNTR应用示例a)梯形图b）语句表2)若0. 01 OFF、由0.02输入计数脉冲时为减计数器。
0.02每输入一个计数脉冲，CNTR 0046的当前值减1。
当PV= 0000时，再输入一个计数脉冲时，PV变为0200（有借位），同时计数完成标志C0046变为ON。
若再来一个计数脉冲时，PV= 0199，且计数完成标志C0046变为OFF，并开始下一个循环的计数。
当0.01和0.02同时输入计数脉冲时，计数器不计数。
2．可逆计数器的循环定时功能图2-42中，SCP端以P_Off(常OFF)作为输入条件，所以CNTR0000作为加计数器使用。
ACP端以P_1s与W0.00的串联作为输入条件，由P_1s产生的秒脉冲作为计数脉冲输入，此时计数器可作为定时器使用。
R端以0. 01与P_First_Cycle的并联作为复位条件，使CNTR 0000在PLC上电后的第一个扫描周期被复位。
图中若0.01为OFF，H0中的数据是#0500，请读者白行分析该图的功能。
图2-42 可逆计数器(CNTR)的循环定时功能a)梯形图b）语句表3．循环计数器容量的扩展在图2-43中，CNTR0000的计数完成标志常开触点连到CNT0001的计数脉冲输入端，就可以构成大容量的循环计数器。
实验九-可逆计数器的功能测试及应用电路
实验九可逆计数器的功能测试及应用电路实验目的:（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。
（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。
实验仪器与器件：实验箱一个;双踪示波器一台；稳压电源一台；函数发生器一台.74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。
实验内容：1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2—9—4一致,分别画出各单元的电路图，写出各自的状态实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：表2-9—4 单时钟74LS191二进制同步加/减计数器的功能表单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。
它的有效状态为0000~1001。
实验电路：如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1；MIN实验现象与结果:该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图;该结果是当CTEN =0,D L =1,D U /=1时， RCO 与MIN MAX /的波形图需要说明的是:当CTEN=DL=1时，电路保持原来的状态。
2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9—3及2—9—5一致。
画出测试电路图。
实验原理：双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。
表2—9—3双时钟74LS192同步十进制可逆计数器的功能表输入输出工作状态U CP UPDCPDOWNCLRDLDCBAABCDQQQQUTCDTC＊＊H H *＊*＊0000 H H 异步清零＊* L L 1001 1001 H H 异步置数H ↑L H ＊＊*＊1001→0001→0000HHHL减法计数↑H L H ＊＊** 0000→1000→1001HLHH加法计数双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
可逆计数器的设计
EDA设计基础实验课程论文题目可逆计数器的设计学院电子工程学院专业班级通信081班学生姓名王力宏指导教师大力会2013年6月12日摘要本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。
说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.关键词：Verilog-HDL EDA FPGA开发板仿真AbstractThis design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation目录摘要 (I)Abstract (I)第1章绪论 (2)1.1 概述 (2)1.1.2 EDA的发展趋势 (2)1.2 硬件描述语言 (3)1.3 FPGA介绍 (4)第2章可逆计数器设计的基本理论 (6)2.1 设计原理 (6)2.2 电路设计系统仿真 (6)2.2.1 编辑文件 (6)2.3.2 创建工程 (6)2.3.2 仿真 (7)第3章系统的仿真结果 (9)3.1 编译成功 (9)3.2 波形图 (10)3.3 原理图 (11)第4章心得体会 (12)结论 (13)参考文献 (14)附录1 (15)致谢 (17)第1章绪论1.1 概述EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
可逆计数器
可逆计数器可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。
下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。
rst为同步复位信号，当rst = 1时，dout = 4’b0000；当load = 1时，输入信号din通过dout 输出；若add_en = 1时，计数器在每个时钟上升沿实现加1的操作，即实现加法计数功能；若add_en = 0时，计数器在每个时钟上升沿实现减1的操作，即实现减法计数功能。
其verilog HDL 设计代码如下：1.module counter_i(clk, rst, load, add_en, din, dout);2. input clk, rst, load, add_en;3. input [3:0] din;4. output [3:0] dout;5. reg [3:0] dout;6.7. always @(posedge clk)8. begin9.if(rst == 1'b1)10. dout <= 4'b0000;11.else if(load == 1'b1)12. dout <= din;13.else if(add_en == 1'b1)14. begin15.if(dout == 4'b1111) //如果dout为15时，则输出清零；16. dout <= 4'b0000;17.else18. dout <= dout + 1'b1;19. end20.else21. begin22.if(dout == 4'b0000) //递减计数器计数到dout = 4'b0000时，则置位为4'b111123. dout <= 4'b1111;24.else25. dout <= dout - 1'b1;26. end27. end28.endmodule测试文件为：1.`timescale 1ns/1ps2.module counter_i_tb;3. reg clk, load, rst, add_en;4. reg [3:0] din;5. wire [3:0] dout;6.7. always8. begin9. #10 clk = ~clk;10. end11.12. initial13. begin14. clk = 1'b0;15. rst = 1'b0; load = 1'b0; add_en = 1'b0; din = 4'b0000;16. #10 rst = 1'b1; din = 4'b1001;17. #20 rst = 1'b0; load = 1'b1; din = 4'b1001;18. #100 rst = 1'b1; load = 1'b0;19. #10 rst = 1'b0; add_en = 1'b1;20. #40 add_en = 1'b0;21. end22. counter_i U1(.clk(clk), .rst(rst), .load(load), .add_en(add_en), .din(din), .dout(dout));23.endmodule在Modelsim中仿真得到波形图如下：。
可编程逻辑器件的应用实验
实验一Quartus II 8.0软件使用简介（基础性实验）一实验目的1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件的详细操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。
二实验前的准备1、将红色的MODUL_SEL拨码开关组合的1、2、8拨上，3、4、5、6、7拨下，使数码管显示当前模式为：C1.2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的JTAG接口（核心板的第二个十针的插口）处。
三实验要求学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法，掌握硬件设计方案下载到FPGA芯片的方法，掌握嵌入式逻辑分析仪分析硬件信号的方法。
四实验内容1、建立MUX41A的工程，利用VHDL语言设计多功能计数器的程序文件，并对其进行编辑，保存，综合。
给出各语句的作用的说明。
2、给出VHDL设计方案的时序仿真波形，根据波形详细描述设计的功能特点。
3、锁定锁定好引脚，并进行硬件下载测试。
4、使用SIGNALTAP II 对此4选1多路选择器进行实时测试。
5、将实验过程和实验结果的测试详细过程写进实验报告。
实验二多功能计数器的设计一实验目的1、熟悉利用Quartus II 8.0 软件开发数字电路的基本流程以及熟悉Quartus II软件的操作。
2、了解使用VHDL语言和原理图设计进行HDL描述的实现方法。
3、掌握多功能计数器设计的基本设计思路，软件环境参数配置，时序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。
4、掌握使用SIGNALTAP II进行硬件采样的具体过程。
计数器及其应用实验[优质ppt]
![计数器及其应用实验[优质ppt]](https://img.taocdn.com/s3/m/94bf1422168884868662d607.png)
2SD 2D 2CP 2RD 1SD 1D 1CP 1RD
特点：（1）单输入端的双D触发器。 （2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。 （3）为TTL边沿触发器，CP上升沿触发。
CP=CLK; RD=CLR; SD=PRE
2、用2个上升沿触发的D触发器组成的两位异 步二进制加法计数器。
工作原理：D触发器都接成T’触发器。
3、同步十进制可逆计数器74LS192
Vcc D0 CR BO CO LD D2 D3
16
15
14
13 12
11
10
9
1
2
3
4
5
6
7
8
D1 Q1 Q0 CPD CPU Q2 Q3 GND
LD——置数端；CPU——加计 数端；CPD——减计数端； CO——非同步进位输出端； BO——非同步借位输出端；D0、 D1、D2、D3——计数器输入端； Q0、Q1、Q2、Q3——数据输 出端；CR——清除端
实验六、计数器及其应用
一、实验目的： 1．学习集成触发器构成计数器的方法。
2．掌握中规模集成计数器的使用方法及功能测试方法。 二、实验仪器及元器件：
1.数字电路实验箱。
2.双D触发器74LS74(两片）
同步十进制可逆计数器74LS192
三、实验原理
1、74LS74(双D触发器)
2Q 2Q 1Q 1Q
输入
输出
CR LD CPU CPD D3
D2
D1
D0
Q3 Q2
Q1
Q0
1X
XXXX
XX
00
0
1
XX
河北科技大学数电实验报告
河 北 科 技 大 学实 验 报 告级 专业 班 学号 年 月 日 姓 名 同组人 指导教师 岳永哲 实验名称 实验二 基本门电路逻辑功能的测试 成 绩 实验类型 验证型 批阅教师一、实验目的（1）掌握常用门电路的逻辑功能，熟悉其外形及引脚排列图。
（2）熟悉三态门的逻辑功能及用途。
（3）掌握TTL 、CMOS 电路逻辑功能的测试方法。
二、实验仪器与元器件 （1）直流稳压电源 1台 （2）集成电路74LS00 四2输入与非门 1片 74LS86 四2输入异或门 1片 74S64 4-2-3-2输入与或非门 1片 74LS125 四总线缓冲门（TS ） 1片 CD4011 四2输入与非门 1片 三、实验内容及步骤1．常用集成门电路逻辑功能的测试在数字实验板上找到双列直插式集成芯片74LS00和74LS86。
按图进行连线。
测试各电路的逻辑功能，并将输出结果记入表中。
门电路测试结果2．测试与或非门74S64的逻辑功能在实验板上找到芯片74S64，实现Y AB CD ＝＋的逻辑功能。
3．用与非门组成其他逻辑门电路 （1）用与非门组成与门电路按图接线，按表测试电路的逻辑功能。
根据测得的真值表，写出输出Ｙ的逻辑表达式。
Y Y &真值表逻辑表达式：Y=AB（2）用与非门组成异或门电路按图接线，将测量结果记入表中，并写出输出Y 的逻辑表达式。
真值表逻辑表达式：B A Y ⊕=真值表4．三态门测试（1）三态门逻辑功能测试三态门选用 74LS125将测试结果记入表中。
（2）按图接线。
将测试结果记录表中。
真值表河北科技大学实验报告级专业班学号年月日姓名同组人指导教师实验名称实验三示波器的使用及门电路测试成绩实验类型综合型批阅教师一、实验目的（1）熟悉双踪示波器的面板结构，学习其使用方法。
（2）进一步学习数字实验板的使用方法。
（3）进一步掌握TTL与非门的特性和测试方法。
二、实验仪器与元器件（1）直流稳压电源1台（2）信号发生器1台（3）6502型示波器1台（4）集成电路74LS00 四2输入与非门1片三、实验内容及步骤1．信号发生器的使用信号发生器选择不同的按键，可以产生TTL/CMOS标准电平的数字信号，信号从“数字输出”端引出。
实验9、计数译码显示电路
为了不断提高自己的实践能力和创新能力，我们将尝试设计更加复杂、 具有挑战性的数字电路实验项目，如高性能计数器、可编程逻辑器件等。
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实验过程
在实验过程中，我们按照实验指导书 的要求，逐步完成了电路的搭建和调 试。首先，我们设计了计数器电路， 实现了对输入信号的计数功能。然后 ，我们设计了译码器电路，将计数器 的输出信号转换为对应的数字显示信 号。最后，我们将计数器和译码器电 路连接起来，构成了完整的计数译码 显示电路。
实验结果
经过反复的调试和优化，我们成功实 现了计数译码显示电路的功能。该电 路能够准确地对输入信号进行计数， 并将计数结果以数字形式显示出来。 同时，我们还对电路的性能进行了测 试和分析，验证了电路的稳定性和可 靠性。
实验背景
计数译码显示电路是数字系统中常用的电路之一，用于将数字信号转换为可视化的数字显示。
计数译码显示电路通常由计数器、译码器和显示器等部分组成，其中计数器用于对输入信号 进行计数，译码器用于将计数器的输出信号转换为对应的数字显示信号，显示器则用于显示 数字信号。
在实际应用中，计数译码显示电路被广泛应用于各种数字仪表、控制器和智能终端等领域。
对未来实验的展望
01
深入研究数字电路
在今后的实验中，我们将进一步深入研究数字电路的基本原理和设计方
法，探索更加高效、稳定的电路设计方案。
02 03
拓展应用领域
除了计数译码显示电路外，我们还可以将数字电路应用于其他领域，如 通信、控制、数据处理等。因此，我们将积极拓展数字电路的应用范围， 探索其在不同领域中的应用潜力。
03 实验步骤与操作
搭建计数译码显示电路
可编程可逆计数器电路的逻辑设计与功能验证
．
Ｑ ７～Ｑ ０共 用 这八 位数 据 线 。
结构 如 图 ２ 这 种 结 构 是 比较 经典 的计 数 器计 算 单 ，
元， 也是各 种 其它 计数 器 的基 础 ， 电路 中应用相 当 在
广泛 ， 多其 它 的计数 器 单元 ， 是在这种 基本结 构 许 都
上发 展而 来 的 ， 原 理 上 也 与 这 种最 基 本 的结 构 相 在 同， 掌握 了这 种结 构 的原 理 ， 于设 计其 它结构 的计 对 数器 有很 大 的帮 助 。
成： 计数 器计算 电路 逻辑 、 位 输 出 电路 逻 辑 、 位 进 八
在八位 锁存 器 电路逻辑 中 ：Ｅ为锁存 器使 能控 Ｌ
制端 ， 电平 有 效 ， Ｌ 高 当 Ｅ＝１时 ， 锁存 器可 以从 Ｑ ７一
Ｑ ０正常输 出从 计 数 器计 算 电路 Ｄ ７～Ｄ ０输 出 的八
锁存器 电路逻 辑 。在计数 器 计算 电路 逻辑 中 ： Ｐ为 Ｃ
单 元 。计 算 出来 的 二 位 数 结 果 再通 过 与 Ａ ， 其 ０ Ａ１ 中的一 种组 合进 行 逻 辑 与 之 后 再 输 出 ， 就形 成 了可
编程的 Ｄ ７～Ｄ Ｏ输 出 ， ０， Ｉ其 中 的一 种 组 合 可 以 Ａ Ａ 分别 实 现二 位 ， 四位 ， 位 ， 位 四种 不 同种 类 的计 六 八
信号 。
准数 据输 出为 八 位 ， Ｄ 即 ７一Ｄ 。 另外 计 数 器 计 算 Ｏ
电路 还输 出 中间控制 数据 ， 于控制进 位输 出电路 。 用 其 电路逻辑 功 能框 图 ， 图 １ 示 。 如 所
２ 电路原 理及 功 能 介 绍
可 编程 可逆计 数器 电路 主要 由三 大部 分逻辑 组
计数器逻辑功能测试
2013 年 6 月 3 日
实验课程名 称 实验项目名称
数字电子技术实验 实验 45 计数器逻辑功能测试
引脚功能： 图中： /LD— 非同步置数端 输出端 出端
CPu－非同步进位
一 实验目的 1 验证用触发器构成的计数器计数原理 2 掌握测试中规模集成计数器工功能的方法
二进制异步减法计数器
五、实验结果及分析
异步二进制加法计数器
输入脉冲个数 Q3 Q2 输出 Q1 Q0
0
1
2
3
4
5
6
7
8
9
Q3-Qo 状态的变化
/B0 --非同步借位输出端。D3、D2、D1、D0— 计数器输入端. Q1、Q2、Q3、Q4 —数据输
CR— 清除端 输入 输出 D2 × c × × D1 × b × × D0 × a × × Q3 0 d Q2 0 Q1 0 Q0 0 a CR 1 0 0 0 LD × 0 1 1 CP U × × ↑ 1 CP D × × 1 ↑ D3 × d × ×
（3）计数器的级联使用 如果要计算超过 10 位的数字， 必须使用两个以上十进制计数器级联实现， 连接方式是利用同 步计数器的进位/CO 端，借助进位或借位信号驱动下级计数器。 图中所示是由两个十进制计数器组成的 100 进制计数器， 100 以内任意进制计数器均可以图中 适当连接实现。
CD40192(1)
学生实验报告
开课学院及实验室：电子 410
学院 机械与电气 工程学院 年级、专 业、班 电气 111 姓名 学号 成绩 指导 老师
若把上图稍加改动，断开/Q 与下一级 CP 的连接，将低位触发器的 Q 端与高一位的 CP 端相连 接，即构成了减法计数器 本电路实际上也是一个分频器，Qo 是 CP 的二分频输出，Q1 是 CP 的四分频输出，Q2 是 CP 的八分频输出，Q3 是 CP 的十六分频输出 （2） 中规模十进制计数器 CD40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列 及逻辑符号，如图所示。
集成计数器仿真实验
集成计数器仿真实验
该实验以集成计数器74LS192D为例，测试其逻辑功能。
它是同步十进制可逆计数器，它具有双时钟输入，并具有异步清零和置位等功能。
仿真电路图如下所示：
V1
调节各控制开关，是R=0，up接时钟脉冲，down和~ＬＤ接高电平。
打开仿真开关，进行仿真实验，此时计数器工作在十进制加法计数模式，由９－＞０时，进位逻辑指示灯亮，如下图所示：
V1
保持开关Ｊ３和Ｊ４不变，互换开关Ｊ１和Ｊ２状态，打开仿真开关进行仿真，此时计数器工作在十进制减法计数模式，当由０－＞９时，BO端产生借位信号，借位逻辑指示灯亮，如下图所示：
V1
若需异步预置数，则只要将开关J4接低电平即可，此时计数器就工作在异步预置数模式，将输入端ＤＣＢＡ＝００１１的信号置入计数器，数码管即固定显示３，如下图所示：
V1。
模M可逆计数器设计仿真与实验-
五、电路安装与调试
（1）电路布局
❖ 熟悉电路实验板的结构； ❖ 安排好电源正、负引出线在实验板上的位置； ❖ 做好主要元器件的布局。
五、电路安装与调试
（2）安装与调试方法
➢电路安装前，要先检测所用集成电路及其它元器 件的好坏。 ➢安装完成后，要用万用表检测电路接触是否可靠、 电源电压大小、极性是否正确。 ➢一切正常后才能通电调试。
4、对于自动方式模M的十进制加/减可逆计数器电路，如果 改变M的值，在电路中要作哪些改动？
5、对于自动方式模M的十进制加/减可逆计数器电路，怎样 使计数从任意值开始？
七、设计与测试报告要求
✓课题的任务及要求； ✓课题分析与方案选择； ✓ 集成电路及元器件选择； ✓原理图绘制及仿真； ✓实验测试、问题分析与研究； ✓总结。
第一步：将三片74LS192进行级联，用“反馈清零法” 设计一个125进制加法计数器， 反馈清零信号取自计 数器的输出端Q0 ~Q3 ； 第二步：将三片74LS192进行级联，用“反馈置数法” 设计一个125进制减法计数器，反馈置数信号取自计 数器最高位的借位端TCD。
二、课题分析及设计思路
（1）手控方式模M的十进制加/减可逆计数器的设计思路
（3）M可为2位数或3位数，集成计数器采用74LS192。
（4）写出设计步骤，画出最简的逻辑电路图。
（5）对设计的电路进行仿真、修改，使仿真结果达 到设计要求。
（6）安装并测试电路的逻辑功能。
二、课题分析及设计思路
（1）手控方式模M的十进制加/减可逆计数器的设计思路
以M=125为例，即125进制加/减可逆计数器。分析以 上设计任务与要求，设计思路如下：
电路课程设计3~9自动循环计数器
逻辑功能示意图：
拐角3,2,6,7：数据输入端拐角15,1,10,9：数据输出端
拐角12,13：悬空拐角11：控制置数端
拐角14：清零端拐角4,5：双时钟
图4逻辑功能示意图
3、74LS192功能表：
输入
输出
逻辑功能
拐角14拐角11
A B C D
方案一：采用74LS47 TTL BCD—7段高电平有效译码/驱动器，数码管需选用共阳极数码管。
方案二：采用74LS48 TTL BCD—7段译码器/内部上拉输出驱动。采用74LS48不需要外接电阻。
确定方案：采用74LS47 TTL BCD—7段高电平有效译码/驱动器，数码管需选用共阳极数码管，需要外接一个200欧姆的电阻。
九、参考文献
[1]《中国集成电路大全》TTL集成电路国防工业出版社，1985
[2]《实用电子电路手册》北京：高等教育出版社，1991
[3]《数字电子技术实验及课题设计》北京：高等教育出版社，1995
[4]魏立君，韩华琦.COMS4000系列60种常用集成电路的应用.北京：人民邮电出版社，1993
1、74Ls190:
2、工作原理：
由单脉冲产生单元产生的计数脉冲送至74LS190的CP端，做加法时，190的D/ 端需接地，通过手动开关S2实现。加法计数当加过9时，在CC/CR端将发出一个进位正脉冲，9再加1按照题目要求应该变成3；做减法时按照题目要求3减1应该变成9，在此利用74LS298双4位2选一数据选择器将预置数据3（0011）或9（1001）选择一个数据送给190的预置数据端DCBA，实现的方法是，将加9后产生的正脉冲反相后与减法时减到2由138译码得到的负脉冲进行或运算送至298的CLK端，CLK将预置的无论加或减的预置数0011或1001数据送至190的与之数据端，298的WS端为数据选则端，即WS=1选0011加法预置数，WS=0选1001减法预置数。
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实验九 可逆计数器的功能测试及应用电路 实验目的：
（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。
（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。
实验仪器与器件：
实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。
74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。
实验内容：
1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态
实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：
表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表
单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。
它的有效状态为0000~1001.
实验电路：
如图所示是减计数时当计数器的状态变为0时的电路状态：RCO =0，
MIN MAX /=1；
CLK
D U / CTEN
D L
DCBA
A B C D Q Q Q Q
RCO
MIN MAX / 工作作状态
↑
↓ ＊ H H ＊＊＊＊
0000 H L H H 保持 ＊ ＊ ＊ L DCBA DCBA H L 异步置数
↑
H
L
H
＊＊＊＊ 1111 1111→
0001→0000
H H
L(瞬态) H(瞬态) L H 减计数
↑
L L H ＊＊＊＊ 0000→1110→
1111
H H →L (瞬态)
L H
加计数
实验现象与结果：
该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图；
该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图
需要说明的是：当CTEN=
D
L=1时，电路保持原来的状态。
2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。
画出测试电路图。
实验原理：
双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。
表2-9-3双时钟74LS192同步十进制可逆计数器的功能表
输入输出工作
状态
U CP UP
D
CP
DOW
N
CLR
D
L
DCBA
A
B
C
D
Q
Q
Q
Q
U
TC
D
TC
＊＊H H ＊＊＊＊0000 H H 异步
清零＊＊L L 1001 1001 H H 异步
置数
H ↑L H ＊＊＊＊1001→
0001→
0000H
H
H
L
减法
计数
↑H L H ＊＊＊＊0000→
1000→
1001H
L
H
H
加法
计数
双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。
表2-9-5双时钟74LS193二进制同步加/减法计数器的功能表
U CP UP
D CP DOW
N CLR D L DCBA
A B C D Q Q Q Q U TC D TC
工作状态
＊ ＊ H H ＊＊＊＊ 0000 H H 异步清零 ＊ ＊ L L 1001 1001 H H 异步置数 H ↑ L H ＊＊＊＊ 1111→0001→0000 H H H L 减法计数 ↑
H
L
H
＊＊＊＊
0000→0001→1111
H L
H H 加法计数
74LS193和74LS193除了一个是十进制，一个是十六进制以外，其他功能一模一样。
实验电路：
实验现象： 当U CP =1， D CP 接CP 脉冲时且 CLR=0、D L =1时，此时为减法计数， A B C D Q Q Q Q 波形图如下：
当U CP =1， D CP 接CP 脉冲时且 CLR=0、D L =1时，此时为减法计数， U TC 与D TC 的波形图如下：
当D CP =1，U CP 接CP 脉冲时且 CLR=0、D L =1时，此时为加法计数，
A B C D Q Q Q Q 波形图如下：
当D CP =1， U CP 接CP 脉冲时且 CLR=0、D L =1时，此时为加法计数， U TC
与
TC的波形图如下：
D
3用74LS190或74LS191设计一个可预置60S倒计时的电路，参考电路如图2-9-4所示。
实验原理：将D
U/置为1，实现减法计数。
由于74LS190是十进制的计数器，所以将两片74LS190级联，即将低位片的RCO接到高位片的CLK端，就可实现低于100的任意加减法计数器。
本题的具体实现方法如下：级联后，将高位片的数据端置为0110，低位片的数据端置为0000；将两片74LS190的RCO端通过一个或门后与一个开关再通过一个与门接到
L端，所实现的功能是：当两片
D
74LS190的计数状态都减到0000时，RCO均为0，此时让两片74LS190置数为60，或者当开关闭合时，也让两片74LS190置数为60。
实验电路：
电路说明：为了简化电路，所以使用自带有译码功能的数码管。
实验现象与结果：
当开关闭合时，
L=0，数码管显示60，再将开关断开时，开始减法计数，有效
D
状态为60~0,如此，便实现了一个倒计时电路。