实验十一 同步计数器的逻辑功能测试及应用
数电实验报告：计数器及其应用-计数器应用实验报告
数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
数电实验报告：计数器及其应用
数电实验报告：计数器及其应用数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0 ~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
数电实验 计数器及其应用
实验四计数器及其应用一、实验目的1、掌握中规模集成计数器的使用及功能测试方法2、运用集成计数计构成1/N分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
1、中规模十进制计数器CC40192（74LS192）是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图9－2所示。
图9－2 CC40192引脚排列及逻辑符号图中LD—置数端 CPU —加计数端 CPD—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端 CR—清除端CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下：表9－1当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
当CR 为低电平，LD 为高电平时，执行计数功能。
执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。
执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表9－2为8421码十进制加、减计数器的状态转换表。
表9－2加法计数减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。
图9－3是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。
图9－3 CC40192级联电路3、实现任意进制计数(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
计数器实验报告
计数器实验报告实验目的：通过实验了解计数器的原理和工作方式，掌握计数器的使用方法。
实验仪器：计数器、示波器、信号发生器、电压表。
实验原理：计数器是一种能够自动地对输入脉冲进行计数的电子器件。
它主要由时钟脉冲输入、计数寄存器、计数器控制逻辑以及显示器等部分组成。
实验步骤：1. 准备好实验仪器，包括计数器、示波器、信号发生器和电压表。
2. 将信号发生器的输出信号连接到计数器的时钟脉冲输入口。
3. 设置信号发生器的频率为100 Hz，并调整信号幅度为适当值。
4. 将计数器的数字显示设置为0。
5. 打开计数器和示波器电源，并打开示波器，将示波器的探头连接到计数器的输出端口。
6. 调节示波器的水平和垂直位置，以便能够观察到计数器的输出信号。
7. 开始计数，观察并记录计数器的输出信号和显示结果。
8. 改变信号发生器的频率和幅度，再次进行观察和记录。
实验结果：根据我们的实验步骤和操作，我们观察到计数器的输出信号呈现出逐渐增大的趋势，并且显示结果与输出信号一致。
当频率改变时，计数器的输出结果也会相应地改变。
实验分析：通过实验，我们了解了计数器的基本原理和工作方式，并成功地进行了计数器的实验操作。
实验结果表明，计数器能够准确地对输入脉冲进行计数，并将计数结果显示出来。
同时，我们还观察到了信号发生器频率和幅度对计数器结果的影响，这与我们的预期一致。
实验结论：通过本次实验，我们深入了解了计数器的原理和工作方式，掌握了计数器的使用方法。
实验结果表明，计数器能够准确地对输入脉冲进行计数，并将计数结果显示出来。
同时，我们还观察到了信号发生器频率和幅度对计数器结果的影响。
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
计数器逻辑功能测试实验报告
计数器逻辑功能测试实验报告
1.将计数器连接电源，并通过示波器检查电压值是否正常。
2. 将计数器的输入端口与电源端口连接，并通过示波器检查输入信号是否正常。
3. 将计数器的输出端口与示波器连接，并检查输出信号是否正常。
4. 通过改变计数器的计数模式，检查计数器是否可以正常计数并输出正确的结果。
5. 通过改变计数器的预设值，检查计数器是否可以正常预设，并输出正确的结果。
实验结果：
通过以上步骤的测试，计数器的逻辑功能正常，可以正常计数并输出正确的结果。
实验结论：
计数器的逻辑功能测试证明了计数器能够正常计数和输出正确的结果，符合设计要求。
- 1 -。
同步计数器 原理
同步计数器原理同步计数器是一种计数器，它的主要作用是在数字系统或者计算机中实现同步控制。
同步计数器能够根据输入信号的变化，对输出信号进行计数，从而形成一个标准的计数器。
同步计数器的原理是通过一个或多个寄存器与逻辑门组成的电路，在接收到输入信号之后，递增或递减计数器的计数值。
同步计数器可以应用于很多领域，例如电子通信、计算机硬件以及数字逻辑等领域。
同步计数器的核心是寄存器，它包括多个D触发器，D触发器是一种基本的数字逻辑电路，它具有存储和传输数据的功能。
在同步计数器中，D触发器的状态决定了计数器的值，一个D触发器的状态取决于上一个D触发器的输出状态以及输入信号的反馈。
计数器的位数决定了计数器能够达到的最大值，例如4位计数器最大能够计数到15。
当计数器达到最大值时，需要重置为0，这样就可以形成一个循环的计数器。
同步计数器的输入信号一般来自于外部信号源，如时钟、电平触发器、计数器时序或其他逻辑门的输出等，其中最常见的是时钟信号。
时钟信号是一种方波信号，具有一定的周期和占空比，可以通过电子元件将其转化为数字信号。
同步计数器的时钟信号被输入到所有D触发器中，时钟信号的每一个上升沿会导致所有D 触发器的输出状态进行更新，从而实现计数器的计数功能。
同步计数器的逻辑门是控制计数器递增或递减的关键部件。
递增计数器的原理是所有的D触发器的输出都与时钟信号进行同步，当时钟信号上升沿触发时，所有的D触发器输出状态会被写入到寄存器中，从而实现计数器的递增。
递减计数器的原理是对于输入信号逆序的同步计数器，或者将递增计数器的输出通过逻辑非门反相后作为递减计数器的输入，使得计数器的输出值在每个时钟信号下降沿时减1。
递减计数器的起始值等于计数器能够达到的最大值。
例如，对于4位计数器，递减计数器的起始值为1111（15），每个时钟信号下降沿时，计数器的输出值将减1，从15到0循环。
同步计数器的实际应用非常广泛，例如在数字系统中，同步计数器常常用于时序信号的生成、状态机或者定时器的实现。
同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
同步计数器实验报告
同步计数器实验报告集成计数器实验报告实验三集成计数器一、实验目的1、掌握集成计数器构成N进制的计数器的连接方法。
二、预习要求1．熟悉芯片各引脚排列。
2．理解构成模长M进制计数器的原理。
3．实验前设计好实验所用电路，画出实验用的接线图。
三、实验内容1、设计一模长M = 60进制的计数电路。
1）用同步连接反馈预置法实现。
2）用同步连接反馈清零法实现。
2、按设计图连接电路。
CP接频率为1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示器。
3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。
四、实验器材数字逻辑实验箱，74LS160，74LS00，74LS20。
五、实验报告要求1、60进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试过程中出现的问题及解决办法。
六、实验用元件介绍1．集成计数器74LS160本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。
V QQQQ74LS160功能表RDET EP CP D D DD QQ Q Q 0××××××××0 0 0 010××↑D C B A D C B A 110 ××××××保持11×0×××××保持111 1↑××××计数10 1 2 374LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。
74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。
时序逻辑电路实验报告
时序逻辑电路实验报告时序逻辑实验报告（时序逻辑实验报告1）。
实验目的1。
掌握同步计数器的设计方法和测试方法。
2掌握常用积分计数器的逻辑功能和使用方法。
第二，lshd数字信号盒。
该计数器不仅可用于计数，还可用于分频、定时和数字运算。
在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。
2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。
其功能表如下表所示。
74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。
其他函数与74lsl61相同，区别在于删除是同步的。
此图显示两个管脚的外部示意图。
表74lsl61功能表3。
应用集成计数器实现了正常情况下的任意一种计数器。
任何玛丽计数器的结构都可以分为三种类型。
第一种类型是由触发器组成的简单计数器。
第二种类型由一个集成的二进制计数器组成。
第三种类型是移位寄存器，它由移位寄存器组成。
在第一类中，您可以使用顺序逻辑电路进行设计。
在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。
当m较大时，可以通过级联多个计数器来实现。
实现方法有两种：反馈设置法和反馈清除法。
第三种类型是移位寄存器计数器，它由移位寄存器组成。
4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。
实验内容及步骤?1。
综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。
然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。
根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。
然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。
注意观察电路是否能自动启动，否则不能将电路设置为有效状态。
实验：计数器功能及其应用
实验计数器功能及其应用实验目的：通过实验，熟悉中规模集成计数器的功能及应用，掌握利用中规模集成电路计数器构成任意进制计数器的方法，学会综合测试的方法，让学生加深对相关理论知识的理解。
实验原理：计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。
根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。
通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。
一个计数型触发器就是一位二进制计数器。
N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。
当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。
在数字集成产品中，通用的计数器是二进制和十进制计数器。
按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。
74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示：表 8-1为74LS161的功能表：表8-1A B C D从表1在为低电平时实现异步复位（清零需要时钟信号。
在复位端高电平条件下，预置端LD为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数 A B C D。
在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能，；两计数使能端输入禁止信号，，集成计数器实现状态保持功能，。
在时，进位输出端OC=1。
在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。
用M进制集成计数器构成任意N进制计数器：1、M>N，需一片M进制计数器一种为反馈清零法，另一种为反馈置数法。
（1）反馈清零法反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。
反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。
实验十一-同步计数器的逻辑功能测试及应用
实验十一-同步计数器的逻辑功能测试及应用实验^一 计数器74LS161的逻辑功能测试及应用一、 实验目的1、 熟悉集成计数器触的逻辑功能和各控制端作用。
2、 掌握集成计数器逻辑功能测试方法。
3、 掌握计数器使用方法。
二、 实验设备与器件1、 实验设备：DLBS 系列数字逻辑实验箱1个，MF47型万用表1台。
2、 实验器件：74LS161集成同步计数器X 2片，四二输入与非门74LS00X1块。
三、 实训器件说明1、74LS161集成同步计数器74LS161是一种同步四位二进制同步加法计数器，计数范围是 0〜15,具有异步清 零、同步置数、保持和二进制加法计数等逻辑功能。
图 11.1所示为74LS161的管脚图 和逻辑功能示意图。
图中 CR 端是异步清零控制端，当CR =0时，输出Q3Q2Q1C 全为零，实现异步清除功能。
LD 是同步置数控制端，当CR =1, LD =0,且CP=C R 时，输出Q3Q2Q1Qo=D3D2D1D 现同步预置数功能。
CTP 和 CTT 是计数控制端，CP 是上升 沿有效的时钟脉冲输入端，D (〜D3是并行数据输入端，QC 〜Q3是计数输出端，CO 是进 位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo 它可以用来实现电路的级联扩展。
<a)Cb)^11. 1T4LS161的言脚图和逻辑功能示慧圏(a)营脚圈(b)這辑功能示意團74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，依次为CR 、LD 、CTp 和CTt ，其中CR 优先级最高。
计数输出Q3为最高位，Qo 为最低位。
表6.9 74LS161的逻辑功能表由表6.9可知，74LS161具有以下逻辑功能:(1)异步清零。
当CR=O时，计数器清零，与CP脉冲无关，所以称为异步清零。
(2)同步置数。
当CR =1，LD=O，CP脉冲上升沿到来时，并行输入数据D3-Do被置入计数器，计数器输出为D3D2D1D Q由于置数发生在脉冲CP上升沿时段，故称为同步置数。
计数器的实验报告
一、实验目的1. 理解计数器的基本原理和工作方式；2. 掌握计数器的使用方法；3. 培养动手实践能力和团队协作精神。
二、实验原理计数器是一种用于计数的电子器件，能够对输入信号进行计数。
计数器的基本原理是利用触发器来实现计数功能。
触发器是一种具有记忆功能的电子器件，可以存储0或1的状态。
通过将触发器级联，可以实现多位计数。
本实验采用一个简单的异步二进制计数器，其工作原理如下：1. 当计数器复位时，所有触发器的状态都为0；2. 当计数器收到一个时钟信号时，最低位的触发器翻转状态；3. 如果最低位的触发器状态为1，则其输出信号将触发下一位触发器翻转状态；4. 依次类推，实现计数器的计数功能。
三、实验器材1. 计数器模块；2. 电源；3. 连接线；4. 逻辑分析仪；5. 示波器。
四、实验步骤1. 连接电路：将计数器模块、电源、连线等按实验电路图连接好；2. 复位计数器：将复位按钮按下，确保计数器处于初始状态；3. 观察计数过程：打开电源，观察计数器输出端的状态变化；4. 记录数据：使用逻辑分析仪或示波器记录计数器输出端的状态变化，并记录数据；5. 分析数据：根据记录的数据，分析计数器的计数过程和结果。
五、实验结果与分析1. 实验结果：计数器模块在接收到时钟信号后，输出端的状态按二进制递增的顺序变化，实现了计数功能；2. 分析：（1）复位功能：通过复位按钮，可以将计数器模块的状态恢复到初始状态，方便进行实验；（2）计数功能：计数器模块能够对输入的时钟信号进行计数，实现计数功能；（3）稳定性：在实验过程中，计数器模块的输出端状态变化稳定，未出现异常现象。
六、实验总结通过本次实验，我们掌握了计数器的基本原理和使用方法。
实验过程中，我们学会了如何连接电路、观察计数过程、记录数据和分析数据。
同时，我们还培养了动手实践能力和团队协作精神。
在今后的学习和工作中，我们将继续努力，不断提高自己的实验技能和团队协作能力。
计数器逻辑功能测试
计数器逻辑功能测试⼴州⼤学学⽣实验报告开课学院及实验室：年⽉⽇年级、专学院姓名学号业、班实验课程名称数字电⼦技术实验成绩计数器逻辑功能测试指导实验项⽬名称教师⼀、实验⽬的⼆、实验原理三、使⽤仪器、材料四、实验步骤五、实验过程原始记录(数据、图表、计算等)六、实验结果及分析⼀、实验⽬的1．学习⽤集成触发器构成计数器的⽅法。
2．掌握中规模集成计数器的使⽤及功能测试⽅法。
⼆、实验原理1．⽤CC4013或74LS74D触发器构成4位⼆进制异步加法计数器。
1)按图4-1接线，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显⽰插⼝。
图4-1四位⼆进制异步加法计数器2)清零后(先令DR=0然后恢复为1)，逐个送⼊单次脉冲，观察并列表记录Q3～Q0状态。
3)将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。
4)将图4-1电路中的低位触发器的Q端与⾼⼀位的CP端相连接，构成减法计数器，按实验内容2)，3)进⾏实验，观察并列表记录Q3～Q0的状态。
2.中规模⼗进制计数器CD40192CD40192是同步⼗进制可逆计数器，具有双时钟输⼊，并具有清除和置数等功能，其引脚排列及逻辑符号，CD40192（同CC40192 74LS192）的功能见表，说明如下：当清除端CR为⾼电平“1”时，计数器直接清零；CR置低电平则执⾏其他功能。
当CR为低电平，置数端也为低电平时，数据直接从置数端J1、J2、J3、J4 置⼊计数器。
CD40192引脚图图 CD40192引脚排列图及逻辑符号引脚功能：图中：LD （11脚）—置数端 CU(5脚) —加计数端 CD(4脚) —减计数端 C0 （12脚）－⾮同步进位输出端 B0 （13脚）⾮同步借位输出端。
838电⼦J1、J2、J3、J4 —计数器输⼊端.Q1、Q2、Q3、Q4 —数据输出端CR（14脚）—清除端当CR为低电平， LD 为⾼电平时，执⾏计数功能。
执⾏加计数时，减计数端CD 接⾼电平，计数脉冲由CU输⼊；在计数脉冲上升沿进⾏8421码⼗进制加法计数。
数字逻辑实验报告：计数器及其应用
安徽师范大学
学院实验报告
专业名称软件工程
实验室
实验课程数字逻辑
实验名称计数器及其应用姓名
学号
同组人员
实验日期2013.6.3
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。
具体内容可根据专业特点和实验性质略作调整，页面不够可附页。
一．实验目的
1、熟悉集成计数器的功能。
2、掌握使用同步清零法与置数法组建十二进制计数器的方法。
3、掌握任意进制计数器的设计方法。
二、实验要求
1、测试计数器74LS161的功能
2、用74LS161和逻辑门实现一个十二进制加法计数器
3、用两片74LS161构成二十四进制加法计数器
三、主要仪器设备和材料
1、芯片74LS161
2、芯片74LS00（与非门）
3、导线若干
附相关门电路引脚图：
（1）74LS00二输入4与非门
（2）74LS161引脚。
同步计数器设计及应用
同步计数器设计及应用同步计数器是一种用于计算、记录和控制操作次数的电子设备。
它由多个触发器（如D触发器）组成，通过正确的时钟信号、清零信号和计数方式，可以实现各种计数功能。
同步计数器的设计原理是基于触发器的性质：当时钟沿到来时，数据会从输入引脚传输到输出引脚，通过将多个触发器级联，可以实现多位的二进制计数器。
在同步计数器中，计数是同步进行的，意味着每个触发器的时钟输入都与前一个触发器的输出相连。
当一个触发器发生状态变化时，将会触发下一个触发器进行计数。
这样，整个计数器的每个位都会随着时钟信号的变化进行计数操作。
同步计数器的应用非常广泛，下面列举了一些常见的应用场景：1. 时序控制器：同步计数器可以作为时序控制器的一部分，用于生成特定的时序信号，例如时钟分频、脉冲生成等。
它可以按照设定的步进和延时来发出相关信号，从而实现对系统的精确控制。
2. 信号发生器：同步计数器可以用来生成不同频率的信号，用于测试和校准各种仪器设备。
通过设定计数器的输入时钟频率和计数值，可以产生特定频率的方波、脉冲等信号，可以应用于通信、测量、自动控制等领域。
3. 事件计数器：同步计数器可以用来计数来自外部事件的脉冲，例如传感器的测量、机械运动的脉冲等。
通过将事件脉冲与计数器的时钟输入相连，并根据计数器的输出进行一定的处理，可以实现对事件的计数和统计。
4. 频率计数器：同步计数器可以用来测量输入信号的频率。
当输入信号的周期固定时，通过测量计数器的输出，在一定的时间内进行计数，可以得到输入信号的频率。
这种方法广泛应用于频谱分析、无线通信、音频信号处理等领域。
5. 时钟发生器：同步计数器可以用于产生各种精确的时钟信号。
通过设定计数器的初始值和计数范围，并合适地选取时钟频率，可以产生所需的时钟信号，如系统时钟、工作时钟、校准时钟等。
这种应用广泛存在于数字电路设计和一个微控制器中。
总结起来，同步计数器在各种电子设备和系统中都有重要的应用。
同步计数器
分类
①按模（M）分：有模2（M=2）计数器和模非2（M≠2）计数器，又常相应地称为2进制计数器和非2进制计数 器。②按触发器状态更新情况分，有异步计数器和同步计数器。③按计数输出状态递增递减分，有加法计数器、 减法计数器和可逆计数器（即在同一电路中，由加、减控制信号可控制其进行加法或减法计数者）。
介绍
在数字系统中，对脉冲的个数进行计数、以实现数字测量、运算和控制的数字部件，称为计数器。
同步计数器计数器主要由触发器构成。若按触发器的翻转的次序来分类，可以把计数器分为同步式和异步式。 在同步计数器中，当计数脉冲输入时所有触发器是同时翻转的；而在异步计数器中，各级触发器则不是同时翻转 的。若按计数过程中计数器中数字的增减来分类，可以分为加法计数器，减法计数器和可逆计数器（亦称加减计 数器）。加法计数器是随着计数脉冲的不断输入而递增计数的；减法计数器是随着计数脉冲的不断输入而递减计 数的；可增可减的称可逆计数器。
特点
①各触发器状态更新同时进行；②触发器状态由前级的现态决定后级的次态；③比异步计数器电路结构复杂， 需要门电路配合，但计数工作速度较异步快；④电路进位方式有串行和并行两种形式，并行进位方式可进一步提 高计数工作速度。
பைடு நூலகம்
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电路结构
同步计数器与异步计数器相比，除电路结构形式不同外，原理、功能、分类等基本相同。图1为由三个JK触 发器组成的M=2的三位二进制加法计数器。计数脉冲N同时加到各触发器时钟CP端，触发器状态更新同时进行。
图1同步加法计数器电路 图2为同步三位二进制减法计数器，与图1不同之处是各触发器从Q端引到下一位的JK端，且是非Q进入与门作 为高位的JK端输入。 图2同步减法计数器电路 减法计数器状态图如图3所示。 图3减法计数器状态图
计数器的功能测试及应用5
①反馈归零法：是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
②反馈置数法：是利用具有置数功能的计数器，截取从Nb到Na之间的N个有效状态构成N进制计数器。
三、主要仪器设备或材料
1、SZL-1型实验箱1台
1）画出电路连接图。
测试记录如下表
2、用74LS161四位二进制同步加法计数器组成一个同步十二进制计数器，cp端送入单次脉冲，输出Q依次与发光二极管相连，送入脉冲的同时观察二极管的亮灭并记录分析其计数状态（利用反馈清零法设计）。
状态转移图：
时序图：
3、用74LS161组成十进制计数器，cp端送入100KHz的脉冲，用示波器双踪观察并记录计数的时序波形图（利用反馈置数法设计）。
实验项目名称实验五、计数器的功能测试及应用
一、实验目的和要求
1.掌握对集成计数器逻辑功能和各控制端作用的分析、测试及设计方法。
2.运用集成计数器构成任意进制计数器。
3.训练设计、接线与排除故障的能力。
二、实验原理
1.计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
2、74LS00、74LS161、74LS47各1片
3、YB4320/A型双踪示波器1台
4、其它必要的门电路
四、实验方法与步骤（可加附页）
1、测试集成计数器74161的功能
在复位信号为低电平时实现异步复位（清零）功能，即复位不需要时钟信号。在复位端高电平条件下，预置端为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数A B C D。在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能。两计数使能端输入禁止信号，集成计数器实现状态保持功能。
同步计数器及应用
同步计数器及应用为了提高计数器的工作频率、缩短传输延迟时间，希望计数器状态转换时所有需要翻转的触发器同时翻转，于是同步计数器便应运而生。
在同步计数器内部，各个触发器都受同一时钟脉冲——输入计数脉冲的控制，因此，它们状态更新是同时进行的，故被称为“同步计数器”。
同步计数器既可以用T'触发器组成，也可以用T触发器组成。
在使用T'触发器时，由时钟信号的有无控制触发器是否应翻转。
而在使用T触发器时，是否应当翻转由输入端T的状态决定。
因为T触发器只有一个输入端T，当T-l时，为计数状态；当丁-0时，保持状态不变，通常使用JK触发器构成T触发器。
1．同步二进制减法计数器根据二进制减法计数转换规律，最低位触发器FFo与加法计数器中FFo相同，每来一个计数脉冲翻转一次，应有Jo=Ko =1。
其他触发器的翻转条件是所有低位触发器的Q端全为O，应有Ji一Ki一Qo、J2一Kz一Qi Qo。
由三个JK触发器构成的T触发器构成的三位二进制同步减法计数器如图5. 16电路所示。
图中各触发器均由同一个CP时钟脉冲拉制，因此三个触发器的翻转就由其输入信号的状态决定。
从状态图可知随CP脉冲的递增，触发器的输出Q2 QiQo是递减的，且经过八个CP脉冲完成一个循环过程。
从图5.17(b)所示时序图可知：Qo端输出矩形信号的周期是输入CP信号的周期的两倍，所以Qo端输出信号的频率是输入CP信号频率的1／2，对应Q．端输出信号的频率是输入CP信号频率的114，因此N进制计数器同时也是一个N分频器，所谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的N分之一。
2．集成同步计数器74LS161 74LS161是同步四位二进制加法集成计数器，管脚排列如图5.18所示，逻辑功能如表5.7所示。
集成同步四位二进制加法计数器74LS161具有以下功能：复位端CR =o时，输出Q3 Q2 QiQo全为零，与CP无关，实现异步清零功能（又称复位功能）。
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实验十一计数器74LS161的逻辑功能测试及应用
一、实验目的
1、熟悉集成计数器触的逻辑功能和各控制端作用。
2、掌握集成计数器逻辑功能测试方法。
3、掌握计数器使用方法。
二、实验设备与器件
1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。
2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。
三、实训器件说明
1、 74LS161集成同步计数器
74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。
图11.1所示为74LS161的管脚图和逻
辑功能示意图。
图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。
LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出
Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。
CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。
74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。
计数输出Q3为最高位，Qo为最低位。
输入输出
CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo
0 ××××××××0 0 0 0
1 0 ××↑D3 D
2 D1 D0 D
3 D2 D1 D0
1 1 0 ××××××保持
1 1 ×0 ×××××保持
1 1 1 1 ↑××××二进制加法计数
由表6.9可知，74LS161具有以下逻辑功能：
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被
置入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
（3）保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
（4）计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开
始加法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、由74LS161同步计数器构成任意（N）进制计数器方法
（1）直接清零法
直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。
例如，用74LS161芯片构成十进制计数器电路如图11.2所示。
（2）预置数法
预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。
例如图10.3所示的七进制计数器电路。
（3）进位输出置最小数法。
进位输出置最小数法时利用芯片的预置控制端LD 和进位输出端CO ，将CO 端输出经非门送到LD 端，令预置输入端D3D2D1Do 输入最小数M 对应的二进制数，最小数M=24-N 。
例如，九进制计数器N=9，对应最小数M=24-9=7，（7）210)0111( 相应的预置输入端D3D2D1Do=0111，如图10.4所示。
（4）级联法
利用两片74LS161可构成从十七进制到二百五十六进制之间任意进制的计数器。
例如，用两片74LS161构成二十四进制计数器。
电路组成如图10.5所示。
四、实训内容与步骤
1、74LS161集成同步计数器功能测试。
按图10.6所示接线。
然后按以下步骤进行逐项测试。
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置
入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
(3)保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
(4)计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加
法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、用74LS161构成五进制计数器。
按图10.6所示接好连线，连续给定CP脉冲，观察输出是否从0000循环到0100.
3、用两片74LS161可构成级联扩展。
按图10.5所示接好连线，连续给定CP脉冲，观察输出是否从0000-0000循环到0010-0100.
五、实训总结
1、整理实验内容和各实验数据。
2、总结计数器使用特点。