数字电路jk锁存器

此程序没有写出E为其他值的情况， 在编译器中，将视为在其他情况下保 持原值不变，实际上完成的是一个锁 存器的功能。等价于：
begin if(E) Q = D; else Q = 0; end
5.3 触发器的电路结构和工作原理 1.锁存器与触发器
E
锁存器在E的高(低)电平期间 对信号敏感
触发器在CP的上升沿(下降 沿)对信号敏感
特性方程
状态转换图
Qn+1=D
D
0 0 1 1
Qn
0 1 0 1
Q n1
0 0 1 1
D=1 D=0 0 D=0 1 D=1
对CP上升沿敏感的边沿触发器 工作波形
C1 1D
Q
CP
Q
D
对CP下降沿敏感的边沿触发器 逻辑符号
工作波形
CP
C1 1D
输 入
OE LE
L L H H
Dn
L H
内部锁存器 状 态 L H
输 出
Qn
L H
L
L H
L
L ×
L*
H* ×
L
H ×
L
H 高阻
H
×
×
×
高阻
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
Verilog 设计锁存器
always@ (E or D)
always@ (E or D) begin if(E) Q = D; end
TG2 TG C
0 1
TG4 TG C
1 G2
Q
1 G4
TG1导通，TG2断开——输入信号D 送入主锁存器。 Q跟随D端的状态变化，使Q=D。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。
工作原理： (2) CP由0跳变到1 :
C
C =0，C=1，
主锁存器 从锁存器 C Q TG3 TG C C 1 G3 Q Q G1 1
0
R
G1 ≥1 Q
0
1
G2 ≥1 S Q S
G2 ≥1 Q
1
0
1
0
0
若初态 Q n = 1
若初态 Q n = 0
R=1 、 S=0
置0
无论初态Q n为0或1，触发器的次态为为0态。 信号消失 后新的状态将被记忆下来。 1
R G1 ≥1
1
Q
0
1
R
G1 ≥1 Q
0
0
G2 ≥1 S Q S
wk.baidu.com
G2 ≥1 Q
R
S R
G4 R & Q4
G2 ≥1 Q
E ≥1
S R
Q3
Q4
Q Q
& S G3 Q3
Q
S
G1
3、 逻辑功能的几种描述方式：
1) 逻辑功能表 （E=1）
2) 特性方程
Q
S R Qn Qn+1 0 1 0 0 1 1 － － 说 明
n1
n = f (S R Q )
0 0
0 0 1 1 1 1
0 0
5 锁存器和触发器
教学基本要求
1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及 T触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性
概述 1、触发器与时序逻辑电路： 数字电路中除组合逻辑电路外，还包括另一类具有 记忆功能的电路-----时序逻辑电路. 触发器是构成时序逻辑电路的基本逻辑单元 。
Q
功能
保持 置0 置1
× 不变 不变 0 1 0 1 1 0
2. 传输门控D锁存器 (a) 电路结构
C D TG1 TG C C TG TG2
(b) E=1时
(c) E=0时
TG1导通，TG2断开 TG2导通，TG1断开
G1 1
C
Q=D
Q
D TG 1TG
2
Q 不变
G1 1 Q
C
D TG
1 TG 2
1 1 0 0 1 1
0 1
0 1 0 1 0 1
RQn
状态不变
S 0
00
01
11
10
0 1
1 1
0 ×
0 ×
置0
置1 状态不定
1
次态卡诺图
Q n1 = S R Q n SR = 0 约束条件
3) 状态转换图
S 0 0
S=0 R=1
S=x R=0
逻辑功能表
R 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 － － 说 明
3. 模拟特性分析
VO1 = VI2
VI1 = VO2
VO1
稳态点 d (Q=1)
VI1
G1 1
VO1
Q
e
1 VI2 G2 VO2
c
Q
0
介稳态 点
a
b
稳态点 (Q=0)
VI1
+VDD
5.2 锁存器
5.2.1 SR锁存器
1. 简单的SR锁存器 1) 工作原理
R=0、S=0
R
R
或非门 G1 Q T3
5、应用举例 +5V ---去抖动电路
R
开关起始状态:接B, R = 0 S =1 Q=0 悬空时 R = 1 S =1 Q不变
开关接A时振动,Q=1 开关转接A, R = 1 S =0 Q=1 S悬空时间 开关接 B振动
t0 t1 vO
vO
+5V t1 t
t0
+5V 100k A S B 100k +5V R ≥ 1 S 1 74HCT0 2 0 ≥ Q 1
S R Q
5、应用举例 -----四位数码寄存器 第一步：清0 (cr=0, LD=0) S=1 S=1 R=0 R=1
FF3
1D
0
数码 输入
3
&
0 1 0 1
Cr
R S FF2 Q3
0
1
保 0 持 数码 为 输出 10 0
D2
R S FF1 Q2
&
0
置0
0态不变
1 0
D1
R S FF0 R S Q0 Q1
E
CP
CP
在VerilogHDL中对锁存器与触发器的描述语句是不同的
5.3 触发器的电路结构和工作原理
5.3.1 边沿触发器
1. 电路结构
主锁存器 C 从锁存器 C Q TG3 TG C C 1 G3 Q Q
主锁存器与从锁存器结 构相同 TG1和TG4的工作状态相同
D
TG1 TG C C
G1 1
G2 ≥1 S Q
1
0
约束条件:
SR = 0
2）逻辑符号与逻辑功能
逻辑功能表
S R
n
S R
Q Q
S
0 0
R
0 0
Qn
0 1
Q n1
0 1 不变
Q :电路的初态
信号输入前的状态
0
0 1
1
1 0
0
1 0
0
0 1
置0
置1
Q
n1
:电路的次态
信号输入后的新态
1 1 1
0 1 1
1 0 1
1 非定义 非定义
非定义 状态
因此，称S为置1端，R为置0端，都是高电平有效
3）工作波形
S R
S R
Q Q
S R
Q Q
0
0
1 0
0
0
0
1
0
0
1
0
0
0
不变 置1 不变 置0 不变 置1 不变
4）用与非门构成的SR锁存器
、
a.电路图
b.功能表
c.国标逻辑符号
S
≥1 Q
R S
Q
Q
≥1
R
Q
1 1 不变 不变 1 0 1 0 0 1 0 1 0 0 1 1
D=X
D
C CP 1 C
TG1 TG C C
TG2 TG C
0 1
TG4 TG C
1 0
1 G2
Q
1 G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 TG3导通，TG4断开——从锁存器Q的信号送Q端。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
2. 由传输门组成的CMOS边沿D触发器 工作特点：在CP低电平期间存储信号， CP的上升沿状态变化。 （2） D触法器的逻辑功能 逻辑功能表
5.2.2 D锁存器
1. 逻辑门控D锁存器 逻辑电路图
R E G4 Q4 & G2 ≥1 Q
国标逻辑符号
S=D R= S
D S G3 G5 1 ≥1 & Q3 G1 Q
D E
1D E1
Q
Q
E=0
E=1
不变 D=0 D=1
S =0
R=1
Q=0 Q=1
S =1 R=0
D锁存器的功能表
E
0 1 1
D
Q
TG2 TG C
TG4 TG C
1
Q C
1 G4 1
TG2和TG3的工作状态相同
G2
CP
C
2. 由传输门组成的CMOS边沿D触发器 工作原理： (1) CP=0时:
C
C =1，C=0，
从锁存器 C Q TG3 TG C C 1 G3 Q Q G1 1
主锁存器
D=1 D 0
C CP 1 C
TG1 TG C C
时序逻辑电路的工作特点是任意时刻的输出状态不仅 与该当前的输入信号有关，而且与此前电路的状态有关。
2、锁存器与触发器 共同特点：
都具有0和1两个稳定状态，一旦状态被确定，就能自行保持，即
长期存储一位二进制码，直到通过外部信号的作用才有可能改变
不同点： 锁存器---对脉冲电平敏感，它们 可以在特定输入脉冲电平作用下改 变状态。 触发器---对脉冲边沿敏感的存储电 路，其状态只有在被称作时钟脉冲 的上升沿或下降沿的变化瞬间才能 改变。
功能表、特性方程、状态转换图 、波形图。
逻辑门控RS触发器

逻辑门控RS触发器存在的问题
CP
S R
Q
•
在CP的高电平期间如R、 S多次变化，则触发器的状态也随着变 化多次。触法器不能实现每来一个时钟只变化一次。
若要达到每来一个时钟只变化一次，对信号的要求是：信号的最 小周期大于时钟周期电路对信号的敏感时间长，抗干扰能力差。
状态不变
置0 置1 状态不定
S=x R=0
1
0
S=0 R=x
S=0 R=x
0 0 1 1 1 1
S=1 R=0
4、)工作波形 E=1期间的S 、 R信号影响触发器的状态。 E=0为低电平期间其状态不变。
E
R E S
1R E1 1S
Q
Q
S
R Q
逻辑功能的四种描述方式:
同步RS触发器真值表 S R Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Ф
状态发生变化。 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= Ф
S G3 E
1 0
& &
≥1 Q3
&
Q
S
G1
逻辑门控SR锁存器的E、S、R的波形如图所示 锁存器的原始状态为Q = 0， 试画出Q3、Q4、Q和Q 的波形。
1 E 2 3 4
2. 逻辑门控SR锁存器 电路结构
R G4 & Q4 G2 ≥1 Q
国标逻辑符号
E ≥1 & S G3 Q3 G1
R E
Q
1R E1 1S
Q
S
Q
电路结构：由简单SR锁存器和使能信号控制门电路组成。
2、工作原理 状态不变
E=0：
E=1： Q3 = S
Q4 = R
R
G4 R & & Q4
G2 ≥1 Q
约束条件:
S R
S R
Q Q
S +R = 1
画工作波形 方法：1. 根据锁存器信号敏感情况,确定状态转换时间 2. 根据触发器的逻辑功能确定Qn+1。
S
1
S Q
0
1 0
1
1 0
1
1
0 0
R
1 0 1
1
1 1 1
R
Q
Q Q
不 定
不变 置0 不变置1 不变 置1 不变 置1
工作波形能直观地表示其输入信号与输出的时序关系。
G1 1
Q
0 1
E
1 G3 1
Q
1 G2 Q
1 0
C
G4 G2 1 1 0C
1 G2
Q
(c) 工作波形
C D TG
1
TG C C
2
G1 1 TG TG 1 C
Q
D E
Q
Q
Q
E
G3 1
C
G4 G2 1 C
3. D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。
E
CP
CP
5.1
双稳态存储单元电路
双稳态存储单元电路
5.1.1 双稳态的概念 1 、电路结构
介稳态
反馈
G1 1 Q
稳态 0
稳态 1
G2 1 Q
2、数字逻辑分析
G1 0 VI1 1
VO1
Q1
G1 VI11 1
VO1
Q0
1
1 VO2 G2
VI2
Q 0
0
1 VO2 G2
VI2
Q 1
定义Q=0为电路的0状态，而当Q=1时则为1状态。 电路具有存储或记忆1位二进制数据的功能。
&
0
第二步：置数(cr=1, LD=1) D3D2D1D0 =1010
D0 LD
&
0
置数输入 1 0
置 0 输入 01
基本RS锁存器
基本RS锁存器存在的问题：
• 由与非门组成的基本RS锁存器可以实现记忆元件的功能， 但是当RS端从“00”变化到“11”时，触发器的下一个状 态不能确定，在使用中要加以约束，给使用带来不便。 • 由或非门组成的基本RS锁存器同样存在这一问题。因 此，要对锁存器的输入加以控制。 • 电路的抗干扰能力差,实际应用的锁存器是电平型或脉 冲型锁存器。
T1 T4 T2 T5
或非门 G2 Q T6
S
状态不变 1
Q
0
G1
≥1
1
0
S
G1 ≥1
0
Q
0
G2
≥1
S
G2 ≥1
Q
0
R
Q
0 若初态 Q n = 1
0 若初态 Q n = 0
1
R=0、S=1
置1
无论初态Q n为0或1，触发器的次态为为1态。 信号消失 后新的状态将被记忆下来。 0
R G1 ≥1
1
Q
1
0
1
0
1
1
若初态 Q n = 1
若初态 Q n = 0
S=1 、 R=1
无论初态Q
状态不确定
Q n 、Q n 都为0 。
n为0或1，触发器的次态
0
1
R
G1 ≥1
1
Q
0
此时如果两个输入信号同时发生 由0到1的变化，则会出现 所谓竞争现象。由于两个或非门 的延迟时间无法确定，使得 触发器最终稳定状态也不能确定。
D E Q tSU tW TpL
H
tH TpH
L
4. 典型集成电路
D0 1 1D C1 C1 1 1
E E
D1 1 1D C1 C1
…
D7 1 1D
… …
C1 C1
LE OE
1
…
…
E
Q0
Q1
Q7
74HC/HCT373的功能表
工作模式 使能和读锁存 器 （传送模式） 锁存和读锁存 器 锁存和禁止输 出