画版图时常见问题解析

画版图时常见错误及注意事项

一、金属线宽及间距

这是画版图时很容易犯的错误，以下是每层金属走线的最小线宽及同层金属不同线条之间的最小距离（二者相同）：

二、DRC常见错误及解决方法

DRC即设计规则检查，是对IC版图做几何空间检查，以确保线路能够被特定加工工艺实现。

NP space >0.440 (NP：N+ S/D Implantatiaon) 保持两个N管N+注入区最小距离0.440um（对应的Layer name为NIMP层）

PP space >0.440 (PP：P+ S/D Implantatiaon) 保持两个P管P+注入区最小距离0.440um（对应PIMP层）

VIA3 must be 0.36 x 0.36 通孔的大小由默认

值决定，不能更改

VTMN.S.1 { @ Min. space between two VTM_N regions < 0.44um } 保持两个器件的

VTM_N层间

距>=0.44um

同样是距离的问题，

这是中阈值管相对其

它管子多出的一层掩

模层

A bent PO region is not allowed in VTM_N

region 用POL Y做连接时

POL Y的宽度必须

与管子的栅长相等

直接用POL Y连接两

个器件的栅时，首先

必须保证两个器件的

栅长相等！

@ Any point inside NMOS source/drain space to the nearest PW STRAP in the same PW <= 30 um @ Any point inside PMOS source/drain space to the nearest NW STRAP in the same NW <= 30 um 对相应的器件打阱即可

Min. enc.Of NTAP by NP<0.18 with PWLL<0.43 在通孔周围画N

阱，使得N阱到扩

散区的距

离>=0.43um 这是在自动生成M1_NWELL contact 时产生的错误，是由于自动生成的contact 的扩散区到NWELL 的距离小于0.43um

上面的错误大多是距离的问题，有时这些要求满足了，还会出现一些问题，这时就要考虑是不是器件选用的错误。

三、天线效应检测

天线效应检测也属于DRC检测，只不过所用规则文件不同。

Attention：

1）开始布局时，不要为了节省面积而把器件放置的过于紧密（主要是注意两个不同电位N阱之间的距离，根据情况可以把这样的管子分开放置），尽量把N管和P管分开。

2）PMOS管间距的问题（NWEL space）

①对于阱电位不同的P管，任何情况下，阱与阱之间的距离不得小于1.4um。

②对于阱电位相同的P管，不管是完全并联还是普通连接，只要它们的阱电位相同，都有两种排列方式，一种是根据规则使其间距大于等于0.6um，另一种则是使其边缘重合（这种情况应该是默认把管子做在同一个阱中）。

如下例所示，图1中，M0管是两个完全并联的P管（m=2），M1和M2是两个普通连接的P管，图2和图3即为分别用两种不同方案实现的版图（方案Ⅰ-- NWEL space> 0.6um，方案Ⅱ-- NWEL space=0um）。

图1 电路

方案Ⅰ-- NWEL space> 0.6um

图2 相应的版图（方案Ⅰ-- NWEL space> 0.6）方案Ⅱ-- NWEL space=0um

图3 相应的版图（方案Ⅱ-- NWEL space=0um）

建议用第二种方式，便于排列而且节省空间。

3）边画边做DRC检测，发现错误及时修改(主要是为了监测金属走线的间距和管子之间的距离)，这样可以减少很多不必要的麻烦，节省时间。

4）需要等间距排列器件时，可以选用快捷方式Edit->Other->Align

选中需要排列的器件，然后打开此窗口。在Alignment Direction 中选择器件排列的方向，Spacings中输入器件的间距，然后点击“Set New Refernce”，再点击刚才选中的器件即可。

这种快捷方式的使用，不但可以保证版图的精确性而且可以节省大量的时间！

④拷贝他人的电路画版图时，若此电路包含模块的调用，那么在把模块也拷到自己的Library下时别忘了修改电路中被调用模块的路径名！这样在自动生成版图时才不会产生错误。

四、LVS检测

LVS即版图与电路图一致性比较，是将版图与电路原理图做对比，以检查电路的连接及器件的参数是否匹配。

在做LVS检测时，经常出现的错误有两个，一个是版图与电路不对应，二是Pin和Lable 的金属层选择不对。针对第一个错误，对照电路检查版图，第二个，把它们改为相应的pn 型金属层即可。