第四章 MOS逻辑集成电路-4

NMOS：W/L=4；PMOS：W/L=6 NMOS：W/L=8；PMOS：W/L=2 分别求出这个反相器的输出电压？

VOH=VDD=5V VOL=1.75V VOL=0.24V
2013-5-19
自适应负载的类NMOS电路
VDD
Enable
M1
M2
M1 >> M2
等待时大pMOS M1不通，省功耗

噪声容限（图4-21b）


低电平噪声容限：仅有一端输入，其余接高电平（最坏情 况） 高电平噪声容限：作为输入端 VT n R 1 p , 其中 K p R VDD Kn 1 R （同步变化）


例题：若有一CMOS与非门有n个输入端，αn=αp=0.2，βo=1分别求n=4 或n=9时的中值电压VT？当n个输入端中n-1个固定在高电平时分别求n=4 或n=9时的中值电压VT？若要求此与非门有对称的噪声容限，求βo？ 2013-5-19
由真值表出发
例如

XOR异或门电路设计 XNOR异或非门电路设计
输出为零意味着一个 NMOS链导通接地； 输出为1意味着一组 PMOS从电源得到电流 逻辑电路
2013-5-19
类NMOS电路（88页）

类NMOS电路结构

NMOS逻辑块+一个PMOS负载管 PMOS逻辑块+一个NMOS负载管 直流特性
总结：在要求全对称噪声容限和要求上升沿、下降沿时间 相等的对称性，得到的设计结果不同。可根据电路的要求 来选择设计的途径
2013-5-19
或非门（NOR）分析
有效k因子 最坏情况分析 设计一个二输入CMOS或非门，要求在驱动1PF 外部负载电容情况下，工作频率不大于1000MHZ， 采用0.6微米CMOS工艺。VTn=0.8V、VTp=-0.9V、 kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。

总结：在逻辑设计中并不是逻辑门数越少，性能越好，要考虑个逻辑门的性能。 扇入太大，性能不好。
2013-5-19
带缓冲级的CMOS门电路
在输出端或者输入端附加倒相器作为缓冲
器 在输出端和输入端同时都加倒相器作为缓 冲器
2013-5-19
镜像电路
基于串-并联逻辑门 速度快 具有较为一致的版图
n输入与非门的直流电压传输特性
VNLM v1 VDD VNHM (1 vn ) VDD
v1 vn
N n 0 (1 P )
1 n 0
噪声容限小 于VDD/2
N n 0 (1 P )
1 n 0
1 2 W L
K导电因子 K eff Cox
静态逻辑门的特点
一定实现带“非”的功能
Y=F(x1,x2,…,xn) 规律


Pull up net
NMOS：串与并或-下拉网络 PMOS：串或并与-上拉网络
Pull down net
每个输入同时接一个NMOS和PMOS，
N输入逻辑门需要2N个管子 保持了无比电路的优点 噪声容限比反相器小 2013-5-19
2013-5-19
类NMOS电路 （有比电路） 有比电路的种类
VDD Resistive Load RL F In1 In2 In3 PDN VSS (a) resistive load In1 In2 In3 PDN VSS (b) depletion load NMOS Depletion Load VDD VT < 0 F In1 In2 In3 PMOS Load VSS
B 0 1 0 1
F 1 1 1 0
A•B=A+B [!(A • B) = !A + !B or !(A & B) = !A | !B]
2013-5-19
例：CMOS或非门
B A A+B A B A B
A 0 0 1 1
B 0 1 0 1
A+B=A•B
F 1 0 0 0
[!(A + B) = !A • !B or !(A | B) = !A & !B]
2013-5-19
回顾

模型2估算中结论

上升时间
t r ln9 p 2.2 p
p R p Cout

下降时间
t f ln9 n 2.2 n
n RnCout
Kn 0 Kp
2013-5-19
以等效反相器的 方法来分析电路 下面以与非门为例
与非门特性

例题：设计一个二输入CMOS与非门，要求在驱动1PF外部 负载电容情况下，工作频率不大于1000MHZ，采用0.6微米 CMOS工艺。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、 kp’=60X10-6A/V2、VDD=5V。
（1）假设上升沿时间=下降沿时间，由它们与最大工作频率的关系式得到此时间值 （2）考虑最坏情况下只有一个PMOS管充电，忽略寄生电容。 （3）采用（4-19、20）计算上升、下降时间常数，由此时间常数的计算公式代入 合适的有效迁移率的值得到PMOS的宽：14.28微米；而NMOS的宽：13.8微米
V OL = VDD – V T 1 –
减少了晶体管数目，减少了面积和负载，但存在静态功耗！！！ SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!!
2013-5-19
例题

1 k ' COX 2
考虑一个CMOS工艺，VDD=5V，VTn=0.7V， VTp=-0.8V，k’n=150μA/V2，及k’p=68μA/V2。 一个准nMOS反相器的尺寸为

（1）假设上升沿时间=下降沿时间，由它们与最大工作频率的关系式得到此时间值 （2）考虑最坏情况下只有一个NMOS管放电，忽略寄生电容。 （3）采用（4-19、20）计算上升、下降时间常数，由此时间常数的计算公式代入 合适的有效迁移率的值得到PMOS的宽：28.56微米；而NMOS的宽：6.9微米
2013-5-19
2013-5-19
A B Y=A(B+C)+D C D
Example: Y=A(B+C)+D
A
VDD B C D Y=A(B+C)+D A D B C
2013-5-19
课堂练习
F=not（AB+C（D+E））
2013-5-19
静态逻辑门电路
串联方式工作，相当于沟道长度增加 并联方式工作，相当于沟道宽度增加 存在衬底偏置效应

0 8.851014 F / cm ox 3.9
采用等效反相器分析电路 由（4-19、20）求出上升、下降时间常数 分析最坏情况、注意对称性，得到每个管子的k因子 要求面积最小，所以管子的长就是工艺的特征尺寸 求得每个管子的宽度
2013-5-19
实现不带“非”的功能
F CL
A
B
C
D
工作时大pMOS M1导通，提速度
Adaptive Load
2013-5-19
差分CMOS逻辑电路
Differential Cascode Voltage Switch Logic (DCVSL)
VDD VDD
M1
M2
PDN1和PDN2是实现 互补的逻辑，它们交 替工作，实现所需的 逻辑功能及其反相值。
N
2013-5-19
3
2

与非门的开关特性

采用等效反相器分析电路 将（4-19、20）式中的k因子用有效k因子代替 讨论
• 在输入端增加时，pMOS有效增益因子会大于nMOS有效增益因子 • 欲使上升时间和下降时间相等，在假设电子迁移率为空穴迁移率的两倍 时，必须增大MOS管的宽长。
IL应当高 RPDN应当低
t pHL 0.69RPDN CL
1、2、3有矛盾，即越快的门意味着越大的静态功耗 和越小的噪声容限。
o CMOS比例因子 o Kn / K p
V T 归一电平 VDD
噪声容限小 于VDD/2
2013-5-19
四输入与非门的设计
工作电压5V，VTN=-VTP=1V，采用特征尺寸为0.6 微米的工艺。 求设计中PMOS、NMOS的沟道宽度？
WP 0.125 WN
如果是N输入的与非门，得
2013-5-19
类NMOS电路 （伪NMOS电路）
VDD
A
B
C
D
F CL
输出高电平 V OH = VDD (similar to complementary CMOS) 和互补CMOS类似
输出低电平
V2 k 2 OL = ------ V p k V – V V – ------------- – V DD n DD Tn OL Tp 2 2 kp 1 – ------ (assuming that V T = V Tn = VTp ) kn
组合逻辑电路的设计

“与或非”门

设计F=A(B+C)+D逻辑电路，要求驱动1PF电容，上升、 下降沿时间为10ns，工作电压：5伏，采用1.5微米工艺， 氧化层厚度：30纳米，VTn=0.8伏、VTp=-0.9伏，电子迁 移率为400cm2/VS、空穴迁移率为180cm2/VS。

设计题，如何完成逻辑电路的版图
A B A B C
NMOS
A B
串与
A•B
C F=A B C F = A +B + C