第11章触发器

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电工电子技术基础第2版第11章触发器与时序逻辑电路

这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器最终状态，因而禁止出现。
RD
SD
Q
0
1
0
1
0
1
1
1
不变
0
0
禁用
基本 RS 触发器状态表
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第11章触发器和时序逻辑电路——双稳态触发器
逻辑功能
RD SD 00 01 10 11
Q 不定
0 1 保持
功能不允许
置0 置1 记忆
第一节双稳态触发器第二节寄存器第三节计数器
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第11章触发器和时序逻辑电路
思政引例ห้องสมุดไป่ตู้
非学无以广才，非志无以成学。
——诸葛亮
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第11章触发器和时序逻辑电路
思政引例
触发器（Flip-Flop，FF）具有记忆功能的时序逻辑组件，记录二进制数字“0”和“1”。触发器由逻辑门电路组合而成，电路在任一时刻输出信号不仅取决于该时刻电路输入信号，而且还决定于电路原来状态。时序逻辑电路具有记忆功能。计数器、寄存器电路。RS触发器、K触发器和D触发器逻辑符号和逻辑功能，弄清触发器翻转条件。了解数码寄存器和移位寄存器及二进制计数器和二一十进制计数器的工作原理。
电路结构
四门钟控型维持阻塞型
主从型
T触发器
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第11章触发器和时序逻辑电路——双稳态触发器
11.1 双稳态触发器
两个稳定的工作状态（1态和0态分类: a. 按逻辑功能
RS 触发器、 JK 触发器、D 触发器
b. 按其结构主从型触发器、维持阻塞型触发器

国开学习网电大数据库应用技术第11章测验答案

国开学习网电大数据库应用技术第11章测验答案以下是对国开研究网电大数据库应用技术第11章测验的答案：1. 数据库事务具有ACID特性，即原子性（Atomicity）、一致性（Consistency）、隔离性（Isolation）和持久性（Durability）。

3. 数据库的并发控制机制包括两阶段封锁（Two-Phase Locking）、时间戳（Timestamp）和多版本并发控制（MVCC）。

4. 数据库索引是一种用于加快数据访问速度的数据结构。

常见的索引类型有B树索引、哈希索引和位图索引。

5. 在数据库设计中，关系模型用于描述数据之间的关联关系。

关系模型包括实体（Entity）、属性（Attribute）和关系（Relationship）。

6. SQL（Structured Query Language）是一种用于管理关系型数据库的编程语言。

SQL可以用于创建、查询和操作数据库中的数据。

7. 数据库触发器（Trigger）是一种在特定事件发生时自动执行的程序。

触发器可以用于实现数据的自动更新和完整性约束。

8. 数据库备份是一种用于保护数据免受数据丢失的措施。

常见的数据库备份方式包括完全备份、增量备份和差异备份。

9. 数据库性能优化是一种通过优化数据库结构和查询语句，提高数据库查询性能和响应速度的方法。

常见的优化手段包括索引优化和查询优化。

10. 数据库安全性是指保护数据库免受非法访问和数据泄露的一种措施。

常见的数据库安全措施包括访问控制、加密和审计。

以上就是对国开研究网电大数据库应用技术第11章测验的答案。

如有其他问题，请随时咨询。

通信原理(第二版)(章 (11)

第11章同步原理图11.2.5 DSB信号中插入导频示意图
第11章同步原理图11.2.6 插入导频法发送端及接收端框图
第11章同步原理图11.2.6(a)是插入导频法发送端方框图，根据此图可知
uo(t)=acm(t) cos2πfct+ac sin2πfct 其中，acm(t) cos2πfct为DSB信号项， acsin2πfct为插入的导频信号，它与载波accos2πfct正交，所以也称为正交载波(导频)。图 11.2.6(b)是接收端解调的方框图，假设收到的信号就是uo(t)， uo(t)的导频经中心频率为fc的窄带滤波器滤出来，再经过90° 相移后得到同步载波ac cos2πfct， uo(t)与载波accos2πfct经相乘器相乘后输出，有
S Ts 2 n (步) Ts n 2
第11章同步原理
在接收二进制数字信号时，各码元出现“0”或“1”是随机的，两个相邻码元出现01、10、11、00的概率可以近似认为相等。若把码元“0”变“1”或“1”变“0”时的交变点提取出来作为比相用的脉冲，也就是说，每出现一次交变点，鉴相器比相一次，使得控制器扣除或附加一个脉冲，位定时信号调整一次，那么，对位定时信号平均调整一个Ts/n所需要的时间为2Ts秒，故同步建立时间为
下面以DSB及2PSK为例来说明插入导频法实现载波同步的基本方法。图11.2.5(a)是基带信号的频谱，(b)是其DSB信号的频谱及插入导频的位置(虚线所示)。导频插在DSB信号频谱为0的地方，即导频的频率为fc，且与调制用的载波信号正交。插入导频法发送端及接收端的方框图如图11.2.6所示。
第11章同步原理图11.2.4 Costas环法提取同步载波及解调方框图

第11章数字电路综合案例

第11章数字电路综合案例内容提要前面的章节介绍了数字电路的基本知识、基本理论、常用器件，以及数字电路分析和设计的基本方法。

本章涉及到复杂数字系统的设计。

数设计对象从译码器、计数器等这些基本逻辑功能电路到了数字钟等综合的数字逻辑系统的设计；设计方法也由采用真值表到求逻辑表达式、画出电路图的方式到通过确定总体方案，采取从局部到整体，用各种中、大规模集成电路来满足要求的数字电路系统的方式。

本章结合数字钟这一实际的案例来介绍数字电路系统的设计方法，进一步提高学生的综合能力和解决实际问题的能力。

基本教学要求1.了解中小规模集成电路的作用及实用方法。

2.了解数字钟电路的原理。

3.掌握综合数字电路系统的设计流程和设计方法。

11.1概述数字系统的设计，采用从整体到局部，再从局部到整理的设计方法。

首先对系统的目标、任务、指标要求等进行分析，确定系统的总体方案；然后把系统的总体方案分成若干功能部件，绘出系统的方框图；之后运用数字电路的分析和设计方法分别进行设计，或者是直接选用集成器件去构成功能部件；最后把这些功能部件连接组合起来，便构成了完整的数字系统，通过对电路的分析和测试修改，完善与优化整个系统。

这是传统的数字系统的设计方法，也是下面要介绍的内容。

随着计算机技术的发展，电子设计自动化EDA成为了现代电子系统设计与仿真的重要手段，对于复杂系统的设计十分有效，尤其是硬件描述语言的使用，使硬件软件化，让数字系统的设计更加方便、高效。

下面以数字钟系统设计为例，介绍综合数字电路系统的设计方法。

数字钟是一种用数字电子技术实现时、分、秒计时的装置，与传统的机械式时钟相比具准确、直观、寿命长等特点。

目前广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。

数字钟也是一种典型的数字电路，其中包括了组合逻辑电路和时序逻辑电路。

通过数字钟的设计进一步了解数字系统设计时用到的中小规模集成电路的使用方法，进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。

第11章触发器和时序逻辑电路

第11章触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在端同样加 "○". 输入输基本RS触发器的逻辑功能表,如下表所示. 出
第11章触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现象的时钟触发器.它的触发方式为边沿触发,通常为下降沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆圈表示低电平有效,而加一三角来表示边沿触发,则CP表示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以组成多种具有其它功能的触发器和数字器件.集成JK触发器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状态.不用时"悬空",即高电平.R,S端称同步输入端,触发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出现不确定状态.二是触发器在CP持续期间,当R,S的输入状态变化时,会造成触发器翻转,造成误动作,导致触发器的最后状态无法确定.

触发器的定义资料

2、在时钟的跳沿（负跳沿或正跳沿）将主触发器的状态移入从触发器之中。
3、对负跳沿翻转的主从JK触发器，如果在CP=1 期间，输入信号没有发生变化，则可在时钟的负跳沿到来时，由特性方程算出触发器的次态，从而画出Q端的波形，而不必画出主触发器Q’ 端的波形。
作业
4.7 4.8 4.9 4.10
Qn+1 0 1 0 0 1 1
.
RD
≥1
保持
≥1
置0
SD
D
D
置1
SD
S
11 0 × 11 1 ×
不定
RD
R
D
D
. Q
Q
D
D
Q Q
D
2、由与非门构成的基D 本RS触发器D
SD RD Qn 00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1
Qn+1
SD
＆Q
G1
RD
D
D SD
cp

S
t
0
R
t
0
Q’
t
0
Q
t
0
Q
t
0 t
例2：已知负边沿翻转的主从RS触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。
CP
1
0
S
2
3
4
5
6
t
0
R
t
0 t
Q’ 0 t Q
0 t
例3：已知负边沿翻转的主从RS触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。
发器7 的初态为Q=0。
8
CP

数据库应用技术(第二版)习题参考答案

第一章：1、订单管理系统的功能有哪些？答：订单管理系统的功能主要有客户查询商品信息、客户预订商品并提交订单、销售人员处理客户的订单信息、销售人员管理商品信息、客户信息等。

2、说明ER模型的作用？答：ER模型（实体关系模型）是描述概念世界，建立概念世界的工具，ER方法把管理系统所要描述的问题划分为单个的实体，通过实体间的联系实现有效、自然地模拟现实世界。

3、什么是关系模型？关系的完整性包括哪些内容？答：关系模型就是用二维表格结构来表示实体及实体之间联系的模型，关系模型包括四类完整性：域完整性、实体完整性、参照完整性和用户定义的完整性。

4、按照功能，SQL语言分为哪4部分？答：按照功能，SQL语言分为数据定义语言、查询语言、数据操纵语言、数据控制语言。

5、规范化范式是依据什么来划分的？它与一事一地的原则有什么联系？答：规范化范式根据一个关系满足数据依赖的程度不同，可规范化为第一范式（1NF）、第二范式（2NF）、第三范式（3NF）。

规范化范式遵循一事一地的原则，将描述一个独立事物的属性组成一个关系。

第二章：1、SQL Server 2005有哪些新增特性?答：SQL Server 2005的新特性主要体现在企业数据管理、开发人员生产力、商务智能三个方面。

企业数据管理体现在高可用性、管理工具、安全性和可伸缩性；开发人员生产力体现在Common Language Runtime集成、集成XML、Transact-SQL增强和SQL服务代理；商务智能体现在分析服务、数据转换服务、报表服务和数据挖掘。

2、SQL Server 2005安装的软件和硬件环境是什么？答：SQL Server 2005安装的软件和硬件环境参见教材表2-3、2-4、2-5、2-6。

3、SQL Server 2005有哪些版本?有哪些服务组件?答：SQL Server 2005包括企业版、标准版、工作组版、开发版和简易版五个版本，服务组件主要有SQL Server 数据库引擎、Analysis Services、Reporting Services、Notification Services、Integration Services等。

电子教案-电子技术(第5版_付植桐)教学资源42550 第11章同步时序逻辑电路的设计方法-电子课件

J 2 Q1n Q3n
K2 Q1n
J3 Q1nQ2n
K3 Q1n
2020年6月26日星期五
7
第 11 章时序逻辑电路
本章小结
时序逻辑不同于组合逻辑主要是其输出状态不但与输入控制量有关，还与过程时间或历史状态有关：
Q n 1 {}
f ( X {}, Q{n})
其中X {}为输入向量， Q{n}1为次态向量， Q{n}为现态向量
2020年6月26日星期五
2
第 11 Leabharlann 时序逻辑电路11.5同步时序逻辑电路的设计方法
2. 设计举例例11.5.1 设计一个同步六进制计数器
[解]
(1)设定状态图由题意知N= 6 ,至少选用 3 个触发器,状态转换如下图所示:
2020年6月26日星期五
3
第 11 章时序逻辑电路
11.5同步时序逻辑电路的设计方法例11.5.1 设计一个同步六进制计数器
(2)确定触发器类型-------可选用JK触发器,两个输入端,较灵活。 (3)列出状态卡诺图
2020年6月26日星期五
4
第 11 章时序逻辑电路
11.5同步时序逻辑电路的设计方法例11.5.1 设计一个同步六进制计数器
2020年6月26日星期五
5
第 11 章时序逻辑电路
11.5同步时序逻辑电路的设计方法例11.5.1 设计一个同步六进制计数器
第 11 章时序逻辑电路
11.5 同步时序逻辑电路的设计方法
主要要求：
了解寄存器的特点和分类。熟悉寄存器的工作原理和表示方法。
2020年6月26日星期五
1
第 11 章时序逻辑电路
11.5同步时序逻辑电路的设计方法

第11章可编程逻辑器件及其开发工具

本章主要内容
(1) 可编程逻辑器件概述 (2) FPGA的工作原理与基本结构 (3) FPGA的设计与开发
2021/9/17
1
11.1 可编程逻辑器件（PLD）概述
11.1.1 PLD的产生
传统的硬件电路设计方法一般是先选用标准通用集成电路芯片，再由这些芯片“自下而上”地构成电路、子系统和系统。
目前，IP核已经变成系统设计的基本单元，并作为独立设计成果被交换，转让和销售。
从IP核的提供方式上，通常将其分为软核、硬核和固核三种类型。从完成IP核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用性最高。
2021/9/17
26
1. 软核
在EDA设计领域中，软核指的是综合（Synthesis）之前的寄存器传输级（RTL）模型。
随着技术的发展，包括CPLD(Complex Programmable Logic Device)和FPGA在内的复杂PLD器件迅速发展起来。
2021/9/17
5
5. 现场可编程门阵列（FPGA）
1985年，XiLinx公司推出世界上第一片现场可编程门阵列 FPGA 。它是一种新型高密度的 PLD 器件，采用 COMSSRAM工艺制作，其内部有许多独立的可编程逻辑模块（CLB）组成，逻辑模块之间可以灵活地至连起来。
2021/9/17
19
图11.4 FPGA(XC2064) 的CLB结构
2021/9/17
20
3. 可编程布线资源（PI）
FPGA芯片内部有着丰富的布线资源。根据工艺、连线长度、宽度和布线位置的不同而划分为4种类型。
第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位信号的布线；

第11章时序逻辑电路分析

第11章时序逻辑电路分析 11章
内容提要
时序逻辑电路是数字电路中另 11.1.1 概述一类重要电路。一类重要电路。本章首先介绍时序逻辑电路的 11.2 时序逻辑电路分析实例特点、特点、功能描述方法和一般分析方法; 例11.1
例11.2 然后通过实例进一步论述基本例11.3 分析方法和一些典型时序逻辑电路的组成、工作原理和特点。的组成、工作原理和特点。例11.4 11.1.2 时序逻辑电路的一般分析方法
20102010-9-14
图11.1（b） 11.1（
时序电路
8
11.1.2 时序逻辑电路的一般分析方法
时序电路的分析就是根据已知的时序电路，求出电路所实现的逻辑功能，时序电路的分析就是根据已知的时序电路，求出电路所实现的逻辑功能，从而了解它的用途的过程。其具体步骤如下：从而了解它的用途的过程。其具体步骤如下：（1）分析逻辑电路组成：确定输入和输出，区分组合电路部分和存储电路部分析逻辑电路组成：确定输入和输出，确定是同步电路还是异步电路。分，确定是同步电路还是异步电路。（2）写出存储电路的驱动方程，时序电路的输出方程，对于某些时序电路还写出存储电路的驱动方程，时序电路的输出方程，应写出时钟方程。应写出时钟方程。（3）求状态方程：把驱动方程代入相应触发器的特性方程，即可求得状态方求状态方程：把驱动方程代入相应触发器的特性方程，也就是各个触发器的次态方程。程，也就是各个触发器的次态方程。（4）列状态表：列状态表：把电路的输入信号和存储电路现态的所有可能的取值组合代入状态方程把电路的输入信号和存储电路现态的所有可能的取值组合代入状态方程和现态的所有可能的取值组合代入状态方程和输出方程进行计算求出相应的次态和输出。列表时应注意，时钟信号CP只是进行计算，输出方程进行计算，求出相应的次态和输出。列表时应注意，时钟信号CP只是一个操作信号，不能作为输入变量。在由状态方程确定次态时，一个操作信号，不能作为输入变量。在由状态方程确定次态时，须首先判断触发器的时钟条件是否满足，如果不满足，触发器状态保持不变。发器的时钟条件是否满足，如果不满足，触发器状态保持不变。（5）画状态图或时序图。画状态图或时序图。（6）电路功能描述。电路功能描述。

电工电子技术基础知识点详解11-1--思政引例

第11章触发器和时序逻辑电路思政引例非学无以广才，非志无以成学——诸葛亮毒肿瘤治疗的机械触发器触发器（Flip-Flop，FF）是一种应用在数字电路上具有记忆功能的时序逻辑组件，可记录二进制数字“0”和“1”。

触发器工作是要处理输入信号、输出信号和时钟频率之间相互影响，要在时钟脉冲信号来到时才会被“触发”而动作，“触发器”名称由此而来。

触发器是构成时序逻辑电路以及各种数字系统基本逻辑单元，是由逻辑门电路组合而成，其结构大多由RS触发器派生而来。

近年来，随着脉冲技术迅速发展，触发器广泛应用于数字信号的产生、变换、存储等方面。

由触发器构成寄存器和计数器等时序逻辑器件，在通信、雷达、电子计算机、遥控、遥测等各个领域都发挥着极其重要的作用。

数字逻辑电路分为两大类：一类是组合逻辑电路，即电路中任一时刻的输出信号仅取决于该时刻电路输入信号，而与电路的原状态无关。

另一类是时序逻辑电路，即电路在任一时刻的输出信号不仅取决于该时刻电路的输入信号，而且还决定于电路原来的状态。

也就是说，时序逻辑电路具有记忆功能，这是时序逻辑电路与组合逻辑电路的本质区别。

在数字系统中，需要保存一些数据和运算结果，因此需要具有记忆功能电路，例如，计数器、寄存器电路。

触发器作为基本单元构成时序逻辑电路，时序逻辑电路具有记忆功能。

本章从构成时序逻辑电路基本单元电路---触发器结构出发，介绍几种常用触发器工作原理、逻辑功能及其动作特点。

通过举例分析寄存器、计数器电路的工作原理及逻辑功能介绍时序逻辑电路分析方法。

最后，简介计数器芯片功能和应用。

注意理解RS触发器、K触发器和D触发器逻辑符号和逻辑功能，弄清触发器在什么条件下改变状态（翻转）以及在什么时刻翻转。

了解数码寄存器和移位寄存器及二进制计数器和二一十进制计数器的工作原理。

第十一章双稳态触发器

Q2
二. T触发器
将JK触发器的J、K端连接在一起作为T端，就构成了T 触发器，因此T触发器没有专门设计的定型产品。
特性方程 Qn+1 = T Qn +T Qn Qn+1=T + Qn
特性表
T Qn Qn+1 000 011 101 110
由特性方程可知，T=1，Qn+1=Qn，触发器为计数状态， T=0，Qn+1= Qn，触发器为保持状态。
三. 集成JK触发器
TTL双JK触发器74LS76 JK触发器74LS76功能表
输入
预置SD 清零RD 时钟CP J
K
0
1
×
×
×
1
0
×
×
×
1
1
0
0
1
1
1
0
1
1
0
1
1
1
1
1
输出
Qn+1 Q n+1
1
0
0
1
Qn
Qn
1
0
0
1
Qn
Qn
逻辑符号和引脚分布图
• 该器件内含两个相同的JK触发器，它们都带有预置和清零输入，属于负跳沿触发器。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以示不同触发器的输入、输出信号。
S
10 0 ×
t
10 1 1
R
11 0 0
t
11 1 1
Q
• 卡诺图化简
t
SR
Q
Q0n
00 X
01 1
11
10
t
1X 1 1
宽度相等的负脉冲从S和R端同时消失后，触发器状态不定。

触发器(课件)

已有触发器的特性方程一致；（3）比较两种触发器的特性方程，根据“变量相同，
对应系数相等，则方程一定相等”的原则，求出转换逻辑。（4）画电路图
36
2. 转换实例
（1）JK触发器到D、T、T’和RS触发器的转换、
JK触发器
Q n 1
n
JQ
KQn
：D触发器：
Q n 1
D
n
D(Q
Qn
)
n
DQ
DQ n
CP 后，“从” 0
CP 后，“从” Qn
22
3. 特性表
表4.4.2 主从JK触发器的特性表
时钟输入 CP J K
输出 Q n Q n1
0
0
0
0 保持
0011
1
0
0
1 置1
1011
0
1
0
0 置0
0110
1
1
0
1 翻转
1110
23
例4.4.2已知主从JK触发器输入端的电压波形如图4.4.4所示，试画出端对应的电压波形。假定触发器的初始状态为0 。
1
1
1
输入
SR
00 10 01 11
输出
Q n1 功能 1* 不允许 1 置1 0 置0 Q n 保持 Q n 保持 1 置1 0 置0 1* 不允许
9
例4.3.1 画出同步RS触发器输出端波形。已知同步RS触发器的输入信号波形如图4.3.2所示，设触发器的初始状态为0，试画出输出端波形图。
从触发器
图4.4.1 主从RS触发器的逻辑图及逻辑符号
17
2. 工作原理
（1）CP=1时，主触发器按S、R翻转，从触发器保持（2）CP下降沿到达时，主触发器保持，从触发器根据主触发器的状态翻转所以，每个CP周期触发器最多可能翻转一次

微机原理与接口技术第1-11章作业答案

第一章：1.1 为什么需要半加器和全加器，它们之间的主要区别是什么?答：无论是全加器还是半加器均能实现两个一位的二进制数相加，得到相加的和和向高位的进位。

半加器不需要考虑来自低位的进位，而全家器需考虑来自低位的进位。

1.2 用补码法写出下列减法的步骤：(1) 1111(2)-1010(2)=?(2)=?(10)=00001111B+11110110B=00000101B=5D(2) 1100(2)-0011(2)=?(2)=?(10)=00001100B+11111101B=00001001B=9D第二章：2.1 ALU是什么部件?它能完成什么运算功能?试画出其符号。

答：ALU是算术逻辑运算单元的简称，该部件既能进行二进制数的四则运算，也能进行布尔代数的逻辑运算。

符号略！2.2 触发器、寄存器及存储器之间有什么关系?请画出这几种器件的符号。

答：触发器能存储一位的二进制信息，是计算机记忆装置的基本单元。

寄存器是由多个触发器构成的，能存储多位二进制信息。

存储器又是由多个寄存器构成的。

器件的符号略！2.4 累加器有何用处?画出其符号。

答：累加器是由多个触发器构成的多位寄存器，作为ALU运算过程的代数和的临时存储处。

累加器不仅能装入及输出数据外，还能使存储其中的数据实现左移或右移。

符号略！2.6 何谓L门及E门?它们在总线结构中有何用处?答：L门即LOAD控制端，是用以使寄存器接受数据输入的控制门；E门即ENABLE控制端，是三态输出门，用以控制寄存器中的数据输出至总线。

有了L门及E门，就可以利用总线结构，从而使信息传递的线路简单化。

2.10 除地线公用外，5根地址线和11根地址线各可选多少个地址?答：5根地址线可选25=32个地址；11根地址线可选211=2048个地址。

2.12 存储地址寄存器(MAR)和存储数据寄存器(MDR)各有何用处?答：MAR和MDR均是存储器的附件。

存储地址寄存器(MAR)是一个可控的缓冲寄存器，具有L门以控制地址的输入，它和存储器的联系是双态的，存储地址寄存器存放的是索要寻找的存储单元的地址。

SQL Sever 2008触发器

[ NOT FOR REPLICATION ]
AS [ { IF UPDATE ( column ) [ { AND | OR } UPDATE ( column ) ] [ ...n ] }] sql_statement [ ...n ] } }
第11章触发器
trigger_name：是触发器的名称。 Table | view：是在其上执行触发器的表或视图。
第11章触发器
deleted 表和 inserted 表 deleted 表用于存储 DELETE 和 UPDATE 语句所影响的行的备份。在执行 DELETE 或 UPDATE 语句时，行从基本表中删除，并转移到 deleted 表中。 deleted 表和基本表通常没有相同的行。
inserted 表用于存储 INSERT 和 UPDATE 语句所影响的行的备份。在一个插入或更新事务处理中，新建行被同时添加到 inserted 表和基本表中。inserted表中的行是基本表中新行的备份。
AFTER：指定触发器只有在触发 SQL 语句中指定的所有操作都已成功执行后才激发。如果仅指定 FOR 关键字，则 AFTER 是默认设置。 INSTEAD OF：指定执行触发器而不是执行触发 SQL 语句，从而替代触发语句的操作。
AS：是触发器要执行的操作。
sql_statement：是触发器的条件和操作。
sp_help sp_helptext sp_depends sp_helptrigger
第11章触发器
11.3.2 修改触发器
1．使用企业管理器修改触发器的正文 – 在详细信息窗格中，右击将在其上创建触发器的表，指向“所有任务”菜单，然后单击“管理触发器”命令。在“名称”中框中选择触发器的名称。 – 在“文本”框中更改触发器的文本。用 CTRL+TAB 键来缩进触发器的文本。若要检查语法，单击“检查语法”命令。 –单击“确定”按钮，即可关闭该对话框，成功修改触发器。

第11章脉冲数字电路

1脉冲数字电路的基本概念
十进制数化成二进制数:可以采用除2取余数，即将十进制数连续用2除，直至商为0。每次的余数即为二进制数码，且最初得到的余数为最低位有效数，最后得到的为最高位有效数。
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11. 2晶体管的开关特性
11. 2. 1二极管的开关特性
二极管在正向电压作用下导通，在反向电压作用下截止，这相当于开关的闭合和断开。可见，二极管具有开关特性。尽管二极管具有开关特性，但它并不是理想的开关。理想开关要求在闭合时，电阻为零，开关两端的电压降也为零;开关在断开时，电阻为无穷大，开关两端的电压等于电源电压。而二极管在正向导通时，有正向电压降存在(硅管约为0. 7 V，锗管约为0. 3 V );且二极管在反向截止时，反向电阻虽然很大，但并不是无穷大，仍能通过一个很小的反向饱和电流。所以二极管开关只能近似于理想开关。但较之机械开关，二极管开关具有动作时间短、使用频率高、无触点等优点。因此，在数字电路中，经常用二极管作开关器件。
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11. 1脉冲数字电路的基本概念
4.脉冲宽度tw 脉冲宽度指脉冲信号所持续的时间，即脉冲信号从脉冲前沿0. 5 Um 处到脉冲后沿0. 5 Um处所用的时间。 5.脉冲间隔tg 从上一个脉冲后沿0. 5 Um处到下一个脉冲前沿0. 5 Um处所用的时间。脉冲间隔也称为脉冲休止期。
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11. 3基本逻辑电路
11. 3. 1“与”门电路(AND电路)
当决定某一事件的条件全部具备时，该事件才能发生。这种因果关系称为“与”逻辑关系能够实现“与”逻辑关系的电路称为“与”门电路。具有“与”逻辑关系的照明电路如图11 -9所示，开关A与B串联。当开关A与B同时接通时(条件)，灯泡F发亮(结果);只要有一个开关不接通，灯泡就不会发亮。利用二极管的钳位作用，可以构成“与”门电路，如图11一 10所示。它有2个输入端(也可以有多个)。

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1 1 不定
0 1
0
0
0 1
Qn
（c）特性表
2020年9月9日星期三
14
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片
填什么？
2. 基本R-S触发器（或非门构成）
Qn1 R S
Qn 00 01 11 10
0
1d
11 1 d
（d）卡诺图
Qn R S Qn1
01 1
× 10 0
1 1 不定
将D触发器转换为R-S触发器，即把D用R、S来表示。
2020年9月9日星期三
40
第 11 章时序逻辑电路 11.1.5 触发器逻辑功能的转换 3. D触发器转换为R-S触发器
D触发器特性方程 Qn1 D
R-S触发器特性方程 Qn1 S RQn
2020年9月9日星期三
41
+5V
至设备
接通抖动
断开抖动
（a） S
（b）
至设备
&
&
+5V
（c） S
2020年9月9日星期三
（d） 19
第 11 章时序逻辑电路
11.1.2 D触发器及芯片
1. 维持阻塞D触发器及芯片
Q
Q
R 1D C1 S R D CP S
（a）逻辑符号
CP:时钟脉冲，上升沿有效。初始状态：第一个上升沿之
前的状态。现态：上升沿之前的状态。次态：上升沿之后的状态。
0
1
1 0
（b）特性表
2020年9月9日星期三
30
第 11 章时序逻辑电路 11.1.3 J-K触发器及芯片
Qn1 J K
Qn 00 01 11 10
0
11
11
1
（d）卡诺图
J K Qn
00
0 1
01 ×
10 ×
11
0 1
Q n1
0 1
0
1
1 0
（b）特性表
2020年9月9日星期三
31
第 11 章时序逻辑电路
（b）逻辑符号
Q n ：触发器的现态，未加信号前的状态。
2020年9月9日星期三
5
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片
1. 基本R-S触发器（与非门构成）
Q
Q
Q
Q
&B
&A
R
S
R
S
（a）逻辑图
（b）逻辑符号
Q n1 ：触发器的次态，加上信号后的状态。
2020年9月9日星期三
6
第 11 章时序逻辑电路
Q
Q
R 1K C1 1J S R K CP J S
（a）逻辑符号
CP:时钟脉冲，下降沿有效。初始状态：第一个下降沿之
前的状态。现态：下降沿之前的状态。次态：下降沿之后的状态。
2020年9月9日星期三
25
第 11 章时序逻辑电路 11.1.3 J-K触发器及芯片
R S CP J K Qn
Q
Q
2020年9月9日星期三
21
第 11 章时序逻辑电路
11.1.2 D触发器及芯片
1. 维持阻塞D触发器及芯片
Q
Q
R 1D C1 S
D Qn1 00 11
R D CP S
（a）逻辑符号
2020年9月9日星期三
（b）特性表
22
第 11 章时序逻辑电路
11.1.2 D触发器及芯片 1. 维持阻塞D触发器及芯片（c）特性方程 Qn1 D （d）工作波形
Qn R S Qn1
01 1
× 10 0
1 1 不定
0 1
0
0
0 1
Qn
（c）特性表
2020年9月9日星期三
12
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片
填几个格？
2. 基本R-S触发器（或非门构成）
Qn1 R S
Qn 00 01 11 10
0
1
1
1
（d）卡诺图
Qn R S Qn1
Q
Q
R 1K C1 1J S R K CP J S
（a）逻辑符号
J K Qn
00
0 1
01 ×
10 ×
11
0 1
Q n1
0 1
0
1
1 0
（b）特性表
2020年9月9日星期三
28
第 11 章时序逻辑电路 11.1.3 J-K触发器及芯片
Qn1 J K
Qn 00 01 11 10 0
11
（d）卡诺图
11.1.1 R-S触发器及芯片 1. 基本R-S触发器（与非门构成）
Q
&B
Q
&A
R
S
（a）逻辑图
Qn R S Qn1
0 0 不定
× 01 0
10 1
0 1
1
1
0 1
Qn
（c）特性表
2020年9月9日星期三
7
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片 1. 基本R-S触发器（与非门构成）
2020年9月9日星期三
20
第 11 章时序逻辑电路
11.1.2 D触发器及芯片
1. 维持阻塞D触发器及芯片
Q
Q
R S CP D Qn
01 ×××
Q n1
0
R 1D C1 S R D CP S
10 ××× 0
非↑ ×
0 1
0 1
×
0× 0
↑ 1× 1
（a）逻辑符号
（b）特性表
真正和次态有关的是D和现态
11.1.3 J-K触发器及芯片
Qn1 J K
Qn 00 01 11 10
0
11
11
1
（d）卡诺图
J K Qn
00
0 1
01 ×
10 ×
11
0 1
Q n1
0 1
0
1
1 0
（b）特性表
（e）特性方程 Qn1 JQn KQn
2020年9月9日星期三
32
第 11 章时序逻辑电路 11.1.3 J-K触发器及芯片
0 1 × ×× ×
1 0 × ×× ×
R 1K C1 1J S
非↓ ××
0 1
×
00
0 1
R K CP J S
01 × ↓ 10 ×
（a）逻辑符号
11
0 1
真正和次态有关的是JK和现态（b）特性表
2020年9月9日星期三
26
Q n1
0
0
0 1 0 1
0
1
1 0
第 11 章时序逻辑电路 11.1.3 J-K触发器及芯片
R S CP J K Qn
Q
Q
0 1 × ×× ×
1 0 × ×× ×
R 1K C1 1J S
非↓ ××
0 1
×
00
0 1
R K CP J S
（a）逻辑符号
高变低不变，一高一低随J端
01 × ↓ 10 ×
11
0 1
（b）特性表
2020年9月9日星期三
27
Q n1
0
0
0 1 0 1
0
1
1 0
第 11 章时序逻辑电路 11.1.3 J-K触发器及芯片
10
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片 2. 基本R-S触发器（或非门构成）
Q
Q
Q
Q
≥B
≥A
S
R
（a）逻辑图
S
R
（b）逻辑符号
2020年9月9日星期三
11
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片 2. 基本R-S触发器（或非门构成）
Q
≥B
Q
≥A
S
R
（a）逻辑图
RESET：直接置0端，低电平有效来自QQQ
Q
&B
&A
SET：直接置1端，
R
S
低R电平有效S
（a）逻辑图
（b）逻辑符号
互为反状态且Q端为触发器的状态
2020年9月9日星期三
4
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片 1. 基本R-S触发器（与非门构成）
Q
Q
Q
Q
&B
&A
R
S
R
S
（a）逻辑图
01 1
× 10 0
1 1 不定
0 1
0
0
0 1
Qn
（c）特性表
2020年9月9日星期三
13
第 11 章时序逻辑电路
11.1.1 R-S触发器及芯片
填几个格？
2. 基本R-S触发器（或非门构成）
Qn1 R S
Qn 00 01 11 10
0
1
11 1
（d）卡诺图
Qn R S Qn1
01 1
× 10 0
01 1
× 10 0
1 1 不定
0 1
0
0
0 1
Qn
（c）特性表
2020年9月9日星期三
16
第 11 章时序逻辑电路 11.1.1 R-S触发器及芯片
同步R-S触发器
Q
Q
Qn R S Qn1