集成电路测试技术

若x1 + x2＝1则有 x1 ⊕ x2 = x1 x2 若x1 x2＝0则有 x1 ⊕ x2 = x1 + x2
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BDD图
如 f=/x1 x2 /x3 +x1x3
等同于 – If x1=1 then f=x3 – Elseif x2=0 f=0 – Else f=x3
故障－电路逻辑出错
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失效方式
开路 短路 失效率曲线
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1.4 故障模型
故障的模型化：对故障作一些分类，并 构造最典型的故障 基本原则：
– 全面准确反映某一类故障对系统的影响 – 尽可能简单，易处理
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故障模型分类
固定型(Stuck)故障 恒定开路 固定导通 桥接(Bridging)故障 暂态(Temporary)故障 延迟(Delay)故障 存储器故障 模拟信号故障
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3、常用术语
CAT/ATE
测试
测试效率
测试类型
错误/故障
测试生成
可测性 测试经济学
模拟 仿真
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测试经济学
IC测试
系统测试
成品测试
在高可靠性，开发时间短等条件下尽量降低测试成本
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2. 异或运算公式
x1 ⊕ x2 = x1 x2 + x1 x2 x1 ⊕ x2 = x2 ⊕ x1 x1 ⊕ 0 = x1 x1 ⊕ x2 = x2 ⊕ x1 x1 ⊕ x1 = 1 x1 ⊕ x1 = 0 ( x1 + x2 ) x1 x2 = x1 ⊕ x2 ( x1 + x2 ) ⊕ ( x3 + x4 ) = x1 x2 ⊕ x3 x4 x1 ⊕ x2 ⊕ x3 = ( x1 ⊕ x2 ) ⊕ x3 = x1 ⊕ ( x2 ⊕ x3 ) x1 ⊕ 1 = x1 x1 ( x2 ⊕ x3 ) = x1 x2 ⊕ x1 x3 x1 x2 ⊕ x1 x3 = x1 x2 + x1 x3
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2.3.1 并行故障模拟
故障注入与处理都是并行的，位式处理 的模拟 故障注入：把逻辑故障的作用注入到故 障元件的计算中 M(s) =1 故障有效 =0 故障无效 fv(s)=1 故障s-a-1 =0 故障s-a-0 S点故障注入：s’=s(M(s))+M(s)fv(s)
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④时滞故障 Delay
电路中信号的动态故障，即电路中元件 的时延变化和脉冲信号的边沿参数的变 化。
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1.5 故障等效、支配、冗余
故障表
– 对电路网表进行故障生成 – 以表格形式列举
故障等效 故障支配 故障表化简 故障冗余
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2.2 逻辑模拟
编译模拟 解释模拟（事件驱动）
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2.2.1 编译模拟
电路网表－－
A B C
机器指令码序列
E D Z
Compiled codes
– – – – – LDA AND AND OR STA A B C D Z /* load accumulator with value of A */ /* calculate A and B */ /* calculate E = AB and C */ /* calculate Z = E or D */ /* store result of Z */
Test vectors Test compactor Delete vectors
Remove tested faults
Low
Test generator
Add vectors
Adequate
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故障模拟器分类： 编译驱动模拟器 表格驱动模拟器 主要方法：并行故障模拟、演绎故障模 拟、并发故障模拟
确定
– 故障覆盖率 – 未检测的故障
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VLSI 设计流程中的故障模拟
Verified design netlist Fault simulator Modeled fault list Fault coverage ? Stop
VLSI TESTING
Verification input stimuli
满足第一式条件则振荡，满足第二式为异步时序电路
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③暂态故障 Temporary
瞬态故障：一般是由外部干扰引起的，很 难人工重现，在研究可靠性时需注意 间歇性故障：随机的，用概率分析对其模 型化
– 1阶马尔可夫模型（输入独立） – 0阶连续参数马尔可夫模型 （满足Brener – 1阶连续参数马尔可夫模型 条件非冗余） – 五状态间歇性故障模型（全面反映间歇型）
i+ j [(CY : 时钟) × ∑ (CY : j个同步输入)]}
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敏化输入
敏化 输出
2、可观性计算
其它输入
根据电路节点逻辑值在输出端能观察到的 难易程度，定义可观性0 ≦ OY ≦ 1 A: OY(敏化输入)=OTF×OY(敏化输出)× g(CYs:其它输入) B: OTF(I-O)= N(PDC:I-O) N(PDC:I-O)+ N(NPDC:I-O) C: 定义g: 1
参数测试 功能测试
– 测试图形（pattern）
门级、RTL级、行为级
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1.2 故障及故障检测
基本原理
Test Vector 0 1 1 1 1/0 stuck-at-0 0 Faulty Response True Response
1/0
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测试图形生成
集成电路测试技术 VLSI Testing Techniques
西安电子科技大学微电子学院
第0章 概述
研究意义 内容安排 常用术语
1、研究意义
为什么要研究测试？
– – – – 保证质量、可靠性要求 测试器件和系统性能 提高测试效率 经济效益
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测试开销
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结论
传统的模拟、验证和测试方法难以全面 验证 在设计时考虑测试问题，设计易于测试 的电路
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2、章节安排
Ch1 电路测试和可测性基础知识 Ch2 模拟仿真在电路测试中的作用 Ch3 组合电路测试生成 Ch4 时序电路测试生成 Ch5 可测性设计概念 Ch6 扫描路径、电平敏化设计 Ch7 伪随机测试 Ch8 测试系统组成
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①固定型故障 Stucking
某一信号线的逻辑电平不受控制，始终 恒定的一类故障。
– S-A-1 & S-A-0 – CMOS中的固定开路故障S-OP
如元器件的损坏，连线的短路，断路 等。 单固定型与多固定型故障
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②桥接故障 Bridging
g[CYs(输入端)] = i+ j {∑ CY : i个异步输入＋ [(CY : 时钟) × ∑ (CY : j个同步输入)]}
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基于概率法的可测性度量
对电路中特定节点逻辑0/1分析估值
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数字电路模型和描述方法
逻辑模型 vs 结构模型 外部模型 vs 内部模型
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1. 开关函数
异或表达式：任何逻辑表达式都可以用 原变量和与/异或电路来描述 展开定理
若xi ⊂ X , f i (a )表示xi = a ∈ 0,1时的f ( X )值 f ( X ) = xi f i (1) + xi f i (0)
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1.6 可控性、可观性、可测性
测试矢量的产生：能在有限时间内产 生，能激活故障和敏化通路 2. 测试的评估和计算：能在正常电路中 插入实际故障，即进行故障仿真 3. 测试的施加：UUT与自动测试设备的连 接，以及激励驱动能力、持续时间控 制 可控性(CY)：由原始输入控制节点电平 可观性(OY)：故障经过敏化通路到输出端
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第2章 模拟 simulation
功能模拟、时间模拟 软件模拟、硬件加速器、硬件仿真器 模拟器 simulator 模拟电路需要的信息
– 原形设计模型、元器件库、激励信号、理 想响应 – 激励信号格式：逻辑值、波形图、伪随机 测试图形、testbench
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模拟过程
激励 设计模块 模拟器 响应
库
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2.1 大规模设计模拟
后端模拟 门h
对HDL语言描述的数字电路模型，采用 testbench施加测试图形，进行响应分析 移位寄存器设计 testbench
2.1.2 基于设计阶段的模拟 元件级设计 结构级设计 采用同步时钟模拟
优点：速度快 缺点：改变导致重新编译 适用于组合电路/同步时序电路
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2.2.2 事件驱动模拟
事件指信号逻辑值改变 While (event list not empty) begin