计算机组成原理习题课分析

2-4译码器
A17~A0 /CS A17~A0 /CS A17~A0 /CS A17~A0 /CS
256K×32 256K×32 256K×32 256K×32 存储组 存储组 存储组 存储组 D31~D0 /WE D31~D0 /WE D31~D0 /WE D31 ~D0 /WE
D31~D0 /WE
位扩展
8K×8 RAM
8K×8 RAM
/WE
D7~D0 /WE D7~D0
D7~D0 D15~D8
WE
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第3章 P111 第7题
使能端 /G1 C B A
A15 A14 A13 A12~A0
3-8译码器
/Y0 /Y1 /Y2 /Y3 /Y4 /Y5 /Y6 /Y7
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计算机组成原理
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LRU 初始值 编号 a b
1
8
1
7
8
2
7
2
1
8
内 计数 内容计数内容计数内容计数内容计数内容计数内容计数内容计数内容计数内容计数内容计数 容 0 0 1 0 1 8 1 0 1 8 0 1 1 8 1 2 1 8 2 0 1 8 3 1 1 8 4 2 1 8 5 3 1 8 0 4 1 8 1 0
CS3
CS2
CS1
CS0
A13~A0
A14
A15
2:4 译 码 器
D0~D7
/WE
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第3章 P111 第3题
/CS
A13~A0
位 扩 展
D7~D0 D15~D8 D23~D16 D31~D23
A13~A0
/CS
A13~A0
/CS
A13~A0
/CS
A13~A0
(1)循环程序由6条指令组成，重复执行80次；
程序运行时间为：ta=(T+(6-1)τ+6t) × 80 (2)循环程序由8条指令组成，重复执行60次。 程序运行时间为：ta=(T+(8-1)τ+8t) × 60
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计算机组成原理
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第3章 P112 第13题
13、一个组相联Cache由64个行组成，每组4行。主存储器包含4K个块， 每块128字。请表示内存地址的格式。 标记s-d 组号d 字w 组相联映射下的主存地址格式如下： 8位 4位 7位 块大小2w=128字=27，故w=7 Cache有64行，每组4行，则组数2d=64/4=16=24 ，故d=4
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计算机组成原理
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第3章 P112 第19题
19、某虚拟存储器采用页式存储管理，使用LRU页面替换算法。若每次访问在 一个时间单位内完成，页面访问的序列如下：1，8，1，7，8，2，7，2，1，8 ，3，8，2，1，3，1，7，1，3，7。已知主存只允许存放4个页面，初始状态时 4个页面是全空的，则页面失效次数是？ LRU(近期最少使用) ：每页设计数器，每命中1次，该页计数器清零，其他各页 计数器加1，需要替换时，将计数值最大的页换出。
(3)共需多少个E2PROM芯片？ 所需芯片总数： (128K/32K)×(16/8)=8片
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计算机组成原理
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第3章 P111 第6题
(4)画出此存储器的组成框图。
CPU
地址 寄存器
32K ×8 32K ×8
32K ×8 32K ×8 CS2 CS1
32K ×8 32K ×8 CS0
字扩展
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第3章 P111 第6题
6、用32K×8位的E2PROM芯片组成128K×16位的只读存储器，试问： (1)数据寄存器多少位？ 因为系统数据总线为16位，所以数据寄存器16位
(2)地址寄存器多少位？
因为存储器容量为128K，需系统地址总线17位， 所以地址寄存器17位
标记s-r 4位
行号r 12位
字w 4位
故标记位s-r=16-12= 4
两个满足题目要求的主存地址： 0000 1001 0000 1110 0000 0001 1001 0000 1110 0000
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第3章 P112 第15题
15、假设主存容量16M×32位，Cache容量64K×32位，主存与Cache 之间以每块4×32位大小传送数据，请确定直接映射方式的有关参数， 并画出主存地址格式。 直接映射下的主存地址格式如下： 标记s-r 8位 块大小2w=4，故w=2 Cache容量64KB，块大小为4，则行数为2r=64K/4=16K=214，故r=14 主存16MB，块大小为4，则块数2s=16M/4=4M=222，故s=22 标记位s-r=22-14= 8位 行号r 14位 字w 2位
A12~A0 /CS A12~A0 /CS A12~A0 /CS A12~A0 /CS A12~A0 /CS
8K×16 8K×16 存储组 存储组 D15~D0 /WE D15~D0 /WE D15~D0 /WE D15 ~D0 /WE D15 ~D0 /WE 8K×16 存储组
8K×16 存储组
8K×16 存储组
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第三章 P112 第11题
11、某机器采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器的 连续地址单元中。假设每条指令的执行时间相等，而且不需要到存储器存取数据 ，请问在下面两种情况中(执行的指令数相等)，程序运行的时间是否相等？ 解：设总线传送周期为τ，取指周期T，执行指令时间为t，则：
/CS
16K×8 RAM
D7~D0 /WE
16K×8 RAM
D7~D0 /WE
16K×8 RAM
D7 ~ D0 /WE
16K×8 RAM
D7 ~ D0 /WE
/WE
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/MREQ A15 A14
/G1 B A /Y0 /Y1 /Y2 /Y3
74LS139
字 扩 展
CS
(1)画出地址译码方案 RAM区域共需芯片数 d=40K×16/8K×8=10片，其中位扩 展：2片8K×8位芯片构成8K×16位 的存储组，字扩展：5组8K×16位的 存储组构成40K×16位存储器。
(2) 将ROM与RAM同CPU连接(略)。
A12~A0
A12~A0 /CS A12~A0 /CS
主存与Cache的速度倍率：r = tm/tc = 240ns/40ns = 6
访问效率：e = 1/(r+(1-r)h) = 1/(6+(1-6)×0.968) = 86.2% 平均访问时间：ta = tc/e = 40ns/0.862 = 46.4ns
2014源自文库5-6
计算机组成原理
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第3章 P111 第5题
5、要求用256K×16位SRAM芯片设计1024K×32位的存储器。SRAM芯 片的两个控制端：当CS’有效时，该片选中。当W’/R=1时执行读操作， 当W’/R=0时执行写操作。
CS
解：所需芯片数 d= 1024K×32/256K×16=8片 (1)位扩展：2片256K×16位芯片构 成256K×32位存储组； 地址线、片选、读写信号共用，数 据线分高16位、低16位，如图示。
D15~D0 /WE 字扩展
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第3章 P112 第8题
8、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉 方式进行组织。存储周期T=100ns，数据总线宽度为64位，总线传送 周期τ=50ns。求：顺序存储器和交叉存储器的带宽各是多少？
A17~A0
A17~A0
/CS A17~A0 /CS
256K×16 SRAM
D15~D0 D31~D16
256K×16 SRAM
D15~D0 /WE D15~D0 /WE
WE
2014-5-6 计算机组成原理
位扩展
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第3章 P111 第5题
(2)字扩展：4组 256K×32位存储组构 A 成1024K×32位存储器， 19 A18 因容量由256K增大到 1024K，共需地址线20 条。原有地址线A17~A0、 A ~A 17 0 读写信号、32位数据线 共用，最高两位地址线 A18和A19经2-4译码器 输出产生4个存储组的 片选信号，如图所示。 B A /Y0 /Y1 /Y2 /Y3
解： 顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为：t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为：W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为
主存块数2s=4K=212，故s=12
标记位有s-d=12-4=8位
2014-5-6
计算机组成原理
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第3章 P112 第14题
14、某机主存容量1MB，字长1B，块大小16B，Cache容量64KB，若Cache采 用直接映射方式，请给出2个不同标记的内存地址，它们映射到同一个Cache 行。 直接映射下的主存地址格式如下： 块大小2w=16B，故w=4 Cache容量64KB，每块16B，行数2r=4K=212，故r=12 主存容量1MB=220=2s+w，故s+w =20，则s=20-w=16
计算机组成原理
——第二、三章习题
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第3章 P111 第1题
1、设有一个具有20位地址和32位字长的存储器，问：
(1)该存储器能存储多少字节的信息？
存储容量 = 存储单元个数×每单元字节数 = 220×(32 bit ÷ 8 bit)=4M (2)如果存储器由512K×8位SRAM芯片组成，需要多少片?
/CS A13~A0 /CS A13~A0 /CS A13~A0 /CS
A13~A0
A13~A0
16K×32 存储组
16K×32 存储组
16K×32 存储组
16K×32 存储组
D31 ~D0/WE
D31~D0 /WE D31~D0 /WE D31~D0 /WE
D31~D0
/WE
2014-5-6 计算机组成原理 5
32K ×8 32K ×8
数据 寄存器
CS3 A16 2:4 译码器
A15
2014-5-6
CS0 ~ CS3
计算机组成原理 9
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第3章 P111 第7题
7、某机器中，已知配有一个地址空间为0000H~3FFFH的ROM区域。现在再用 一个RAM芯片(8K×8)形成40K×16位的RAM区域，起始地址为6000H。假设 RAM芯片有CS’和WE’信号控制端。CPU的地址总线为A15~A0，数据总线为 D15~D0，控制信号为R/W（读/写），MREQ’(访存)，要求：
计算机组成原理
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第3章 P111 第3题
3、用16K×8位的DRAM芯片构成64K×32位存储器，要求： (1)画出该存储器的组成逻辑框图。 由16K×8位的芯片进行字位扩展构成64K×32位存储器，共需芯片数d= 64K×32/16K×8=16片； • 位扩展：由4片16K×8位芯片构成16K×32位存储组； • 字扩展：由4组16K×32位存储组构成64K×32位存储器； 因此，4个存储组的片选信号应由最高两位地址A14和A15产生； 该存储器的组成逻辑框图如下：
需要做存储芯片的字位扩展，所需芯片数d=220×32/512K×8=8片
• 位扩展：4片512K×8位芯片构成512K×32位的存储组； • 字扩展：2组512K×32位存储组构成1M×32位的存储器。 (3)需要多少位地址做芯片选择？ 字扩展的是2个存储组，因此，需1位地址做片选。
2014-5-6
W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
2014-5-6 计算机组成原理 12
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第3章 P112 第9题
9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成 存取的次数为80次，已知cache存储周期为40ns，主存存储周期为 240ns，求cache/主存系统的效率和平均访问时间。 命中率：h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968