VHDL EDA试题及答案

2.
4. 某PLD结构如图所示，从该结构可知，该PLD属于PROM器件，若A和A1为输入
5.写出下列缩写的中文含义：（已讲）【识记】【已讲】
ASIC: 专用集成电路 RTL: 寄存器传输级
可编程片上系统
CPLD: 复杂可编程逻辑器件 LPM : 参数可定制宏模块库
IEEE: 电子电气工程师协会
IP: 知识产权核 ISP : 在系统可编程
PROM：可编程只读存储器PLA：可编程逻辑阵列
PAL：可编程阵列逻辑GAL：通用阵列逻辑
7.
二.简答题
1.基于FPGA/CPLD的数字系统设计流程包括哪些步骤？(或者改为简述基于
Quartus II进行EDA设计开发的流程?)【已讲】【理解】
2. 2.简要说明仿真时阻塞赋值与非阻塞赋值的区别【已讲】。

【答】
非阻塞（non-blocking)赋值方式 ( b <= a)：
b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块
内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。

阻塞（blocking)赋值方式 ( b = a)：
b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没
有对应的电路，因而综合结果未知。

3. module AAA ( a ,b );
output a ; 定义a为输出端口
reg[2:0] sum; sum为reg型变量，用于统计赞成的人数
integer i; 定义整型变量i为循环控制变量
reg a ; 定义a为寄存器变量
begin 语句块
sum = 0; sum初值为0
for(i = 0;i<=6;i = i+1) for语句，统计b为1的个数 if(b[i]) 条件语句
sum = sum+1; 只要有人投赞成票，则 sum加1
if(sum[2]) a = 1; 若超过4人赞成，则表决通过
else a = 0; 若不到4人，则不通过
end
endmodule
三.程序设计题
二、程序设计题
1.用verilog中的门级结构描述描述如下电路,并说明该电路的功能。

【已讲】
module mux4_1a(out,in1,in2,in3,in4,s0,s1);
input in1,in2,in3,in4,s0,s1;
output out;
wire s0_n,s1_n,w,x,y,z;
not (s0_n,s0);
not (s1_n,s1);
and (w,in1,s0_n,s1_n),(x,in2,s0_n,s1),
(y,in3,s0,s1_n),(z,in4,s0,s1);
or (out,w,x,y,z);
endmodule
功能：四选一选择器。

2. 2. 用Verilog HDL语言设计4位（n位的话只要把程序中[3:0]改位[n-1:0]即可）
二进制加法器。

其中加数为ina，被加数为inb，和为sum，进位为cout。

【答】程序如下：
module add4_bin(cout,sum,ina,inb);
input[3:0] ina,inb;
output[3:0] sum;
output cout;
assign {cout,sum}=ina+inb;
endmodule
3. 3. 设计一个带有异步复位控制端和时钟使能控制端的可预置的10进制计数器。

端口设定如下：输入端口：CLK为时钟，RST为复位端，EN为时钟使能端，LOAD 为置位控制端，DIN为置位数据端；输出端口：COUT为进位输出端，DOUT为计数输出端。

【答】
【程序】
module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);
input CLK,EN,RST,LOAD ;
input [3:0] DATA ;
output [3:0] DOUT ;
output COUT ;
reg [3:0] Q1 ;
reg COUT ;
assign DOUT = Q1;
always @(posedge CLK or negedge RST)
begin
if (!RST)
Q1 <= 0;
else
if (EN)
begin
if (!LOAD)
Q1 <= DATA;
else
if (Q1<9)
Q1 <= Q1+1;
else
Q1 <= 4'b0000;
end
end
always @(Q1)
begin
if (Q1==4'h9)
COUT = 1'b1;
else
COUT = 1'b0;
end
endmodule。