用VerilogHDL描述组合逻辑电路
VerilogHDL实验报告
VerilogHDL实验报告实验一Modelsim仿真软件的使用一、实验目的（1）熟悉Modelsim 软件（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验内容1、实验要求用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。
2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真3、方法moduleyihuo (a,b,c);inputa,b;output c;assign c=a^b;endmodule测试程序：module t_yihuo;reg a,b; wire c;initial begin a=0; forever #20 a=~a; end initial begin b=0; forever #30 b=~b; endyihuou1(a,b,c);endmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编译、仿真方法。
同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。
实验二简单组合电路设计一、实验目的（1）掌握基于Modelsim的数字电路设计方法（2）熟练掌握HDL 程序的不同实现方法二、实验内容1、实验要求设计一个三人表决器（高电平表示通过），实验内容如下：（1）三个人，一个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。
使用 Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真。
2、方法module test(a,b,c,s);inputa,b,c;output s;assign s=c|(b&a);endmodulemodulet_test;rega,b,c;wire s;initialbegina=0;forever#10 a=~a;endinitialbeginb=0;forever #20 b=~b;endinitialbeginc=0;forever#40 c=~c;endtest u1(a,b,c,s);endmodule三、实验结果四、分析和心得通过本次实验，我掌握基于Modelsim的简单数字电路设计方法，且尝试了用不同方法实现功能，三人表决器可以通过testbench测试程序实现，也可以利用always模块实现，可见程序的设计思想是很重要的。
verilog 组合逻辑 时序逻辑
verilog 组合逻辑时序逻辑下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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第六讲 常见组合与时序逻辑电路Verilog HDl描述
verilog 组合逻辑 实现算法
一、概述Verilog语言是一种硬件描述语言（HDL），被广泛用于数字电路设计。
在Verilog中，组合逻辑是指没有状态或存储功能的逻辑电路，其输出仅依赖于输入。
本文将探讨如何使用Verilog语言实现组合逻辑算法，通过引入逻辑门和时序逻辑实现算法功能的计算、控制、通信和存储。
二、Verilog组合逻辑简介1、组合逻辑的特点组合逻辑是指没有存储功能，输出仅由输入决定，不受时钟信号控制。
在Verilog中，通常使用逻辑门（与、或、非、异或等）来描述组合逻辑电路。
组合逻辑可以用于实现逻辑函数、布尔函数和算术运算等。
2、Verilog中的组合逻辑建模在Verilog中，组合逻辑可以通过assign语句或always(*)块来建模。
assign语句用于描述简单的逻辑运算，而always(*)块则用于描述更复杂的逻辑功能，可以包括多路选择器、比较器和算术运算等。
三、Verilog组合逻辑实现算法的步骤1、确定算法需求在实现算法之前，需要明确算法的需求和功能，包括输入输出的定义、逻辑运算的实现和所需的硬件资源。
2、建立逻辑框架根据算法需求，建立逻辑框架，包括输入输出端口、逻辑运算单元和输出控制单元。
逻辑框架可以由逻辑门组成，也可以包括多个逻辑模块的互连。
3、选择适当的逻辑门根据算法需求，选择适当的逻辑门来实现逻辑运算。
常用的逻辑门包括与门、或门、非门和异或门等，可以根据实际需求组合使用。
4、实现算法功能根据逻辑框架和选择的逻辑门，逐步实现算法功能。
可以通过assign语句或always(*)块来描述逻辑运算，实现算法的功能。
5、验证和调试使用仿真工具对Verilog代码进行验证和调试，确保算法功能的正确性和稳定性。
可以通过输入不同的测试数据，观察输出结果是否符合预期。
6、优化算法性能根据仿真结果和实际需求，对算法进行性能优化，包括减少逻辑延迟、优化硬件资源和提高运算速度等。
四、Verilog组合逻辑实现算法的应用Verilog组合逻辑可以广泛应用于数字电路设计、通信系统、控制系统和嵌入式系统等领域。
verilog组合逻辑写法
verilog组合逻辑写法Verilog是一种硬件描述语言(HDL)，用于设计数字电路。
在Verilog 中，组合逻辑是指基于输入值瞬间计算输出的逻辑。
本文将详细介绍Verilog中常用的组合逻辑写法和技巧，帮助读者更好地理解和运用该语言。
一、Verilog中的基本逻辑门Verilog中有几种基本逻辑门，包括AND门、OR门、NOT门和XOR门。
这些门可以通过逻辑表达式来表示，例如：- AND门：使用符号“&”表示，例如A & B表示A与B的逻辑与操作。
- OR门：使用符号“|”表示，例如A | B表示A与B的逻辑或操作。
- NOT门：使用符号“~”表示，例如~A表示A的逻辑非操作。
- XOR门：使用符号“^”表示，例如A ^ B表示A与B的逻辑异或操作。
二、组合逻辑的例子下面给出一些常见的组合逻辑例子，以便读者更好地理解Verilog 中的写法。
1. 4位全加器：```verilogmodule Full_Adder(input a, input b, input carry_in,output sum, output carry_out);wire xor1, xor2, and1, and2;xor xor1_inst(.a(a), .b(b), .o(xor1));xor xor2_inst(.a(xor1), .b(carry_in), .o(sum)); and and1_inst(.a(a), .b(b), .o(and1));and and2_inst(.a(xor1), .b(carry_in), .o(and2)); or or_inst(.a(and1), .b(and2), .o(carry_out)); endmodule```2. 2:1多路选择器：```verilogmodule Mux2_1(input a, input b, input select,output out);wire not_select;not not_inst(.a(select), .o(not_select));and and1_inst(.a(a), .b(not_select), .o(out1));and and2_inst(.a(b), .b(select), .o(out2));or or_inst(.a(out1), .b(out2), .o(out));endmodule```以上示例仅为演示Verilog中的组合逻辑写法，并不包括完整的模块连接等细节。
第4章 Verilog HDL常用电路设计
加法器
【例4-3】 参数型N位加法器 module add_N( X, Y, sum, co); parameter N=8; input [N-1: 0] X, Y; output [N-1: 0] sum; output co; assign { co, sum } = X + Y; endmodule
q[7..0]~reg0
PRE
d[7..0] clk
D
Q
q[7..0]
ENA CLR
寄存器
（2）同步复位,，同步置数，异步使能的寄存器 module register_N_0(D, Q, data,en,load,reset,clk); parameter N=8; input en,load,reset,clk; input [N-1: 0] D,data; output reg[N-1: 0] Q; reg[N-1: 0] temp; always @(posedge clk) //同步复位 begin if(reset) temp<=0; else if(load) temp<=data; else temp<=D; end load temp~[7..0] always @(temp,en) //异步使能 begin D[7..0] data[7..0] if(en) Q<=temp; else Q <= 'bz; clk en end reset endmodule
q~reg0
PRE
d clk
D
Q
q
ENA CLR
寄存器
【例4-13】 参数型n位寄存器 （1）一般寄存器 module regx(clk, d, q); parameter N=8; input clk; input[N-1:0] d; output reg[N-1:0] q; always @(posedge clk) q <= d; endmodule
Verilog_HDL讲座第7讲用Verilog_HDL做CPLD设计_组合逻辑
图 ６ ２ 位二进制编码器的引脚配置画面
７．４ １ 位数据比较器的实现
数据比较器是用来对两个二进制数 的大小进行比较或检测是否相等的逻辑 电路，在数字逻辑的设计中占有重要的 位置。
１位数据比较器应有两个宽度为１的 数据输入端口。设其输入分别为 Ａ 和 Ｂ， 输出分别为 Ａ ＝ Ｂ 、Ａ ＞ Ｂ 和 Ａ ＜ Ｂ 。可列 出真值表，如表 ４ 所示。
图 １ 与非门设计的逻辑功能框图
我们考虑采用如图 ３ 所示的逻辑功能框
图来实现。
其中，Ｓ１＿１ 和 Ｓ１＿２ 表示开关，对
应表 １ 中的 Ｓ１ 和 Ｓ２，打开时为高电平，
闭合时为低电平，作为输入；ＬＥＤ０ 表
示发光二级管，对应表 １ 中的 ＬＥＤ，作
为输出；３３、３４ 和 ４４ 为上述变量对应 芯片 ＸＣ９５３６ 的引脚；３３ 和 ３４ 旁边的
／＊ ＥＮＣＯＲＤＥＲ
＊／ ／ ／
主模块
ｍｏｄｕｌｅ Ｅ Ｎ Ｃ （ Ｓ１， ＬＥＤ ）；／ ／
模块名及参数定义，范围至 ｅｎｄｍｏｄｕｌｅ
ｉｎｐｕｔ ［３：０］ Ｓ１； ／／ 输入端
口定义，Ｓ１［０］—Ｓ１［３］分别对应第３４、３３、
２９ 和 ２８ 脚
ｏｕｔｐｕｔ ［１：０］ Ｌ Ｅ Ｄ ； ／／ 输出端
技术讲座
TECHNICAL LECTURES TECHNICAL LECTURES TECHNICAL LECTURES TECHNICAL LECTURES
ＥＬＥＣＴＲＯＮＩＣ ＰＲＯＤＵＣＴＳ
CHINA
电平，闭合时为低电平，作为 ２－１ 数据 选择器的输入；ＬＥＤ０ 表示发光二级管， 对应表 ２ 中的 Ｆ，作为其输出。２９、３３、 ３４ 和 ４４ 是上述变量对应芯片 ＸＣ９５３６ 的 引脚。虚线框中的部分是 ＣＰＬＤ 设计，实 现 ２－１ 数据选择器的功能。
第5章组合逻辑、时序逻辑Verilog语言描述(已排)
5.1.1 组合逻辑电路的连续赋值实现
以2路选择器为例：
module mux2to1( a, b, sel, out); input a, b; input sel; output out; assign out = (sel) ? b:a;
endmodule
注意：
连续赋值语句的被赋值变量只能是线网wire型。
注意： 过程块描述的组合逻辑电路： 1. 被赋值变量只能是reg型； 2. 触发方式采用电平触发； 3. always@( )引导的敏感量要完整。
5
always过程块与连续赋值语句描述的组合逻辑电路效果相同 两种方法描述的2路选择器电路均相同， 综合工具根据Verilog代码综合自动生成的电路均为下图所示
4
5.1.2 组合逻辑电路的always过程块实现
仍然以2路选择器为例： module mux2to1( a, b, sel, out);
input a, b; input sel; output out; reg out； always @(sel or a or b)
out = (sel) ? b:a; endmodule
endmodule
13
对应的CMOS工艺下D触发器的电路结构
. d
q
. . . clk
rst clk
d
T1
clk
q
T3
rst
clk clk
clk clk
T2
T4
.q
D触发器符号
clk
clk
D触发器电路图
说明：复位信号不受时钟信号clk的影响。 只要复位信号rst为高电平时，电路就复位，输出q为0。
14
Verilog实验全加器与比较器的设计
实验报告课程名称：Verilog数字系统设计实验实验项目：全加器与比较器的设计姓名：专业：计算机科学与技术班级：学号：计算机科学与技术学院实验教学中心实验项目名称：全加器与比较器的设计一、实验目的1．学习用Verilog HDL语言描述组合逻辑电路。
2．学会Quartus II利用仿真与下载调试的程序方法。
二、实验内容利用Verilog HDL语言设计四位全加器和比较器。
三、实验用设备仪器及材料硬件：计算机软件：Quartus II软件四、实验原理及接线1. 数值比较器用途是比较两个二进制数的大小。
一位数值比较器：比较输入的两个1位二进制数A、B的大小。
多位数值比较器：比较输入的两个位二进制数A、B的大小，比较时需从高位到低位逐位比较。
比较器功能框图：GSEB1B0下表是一位数值比较器的真值表。
表1-1 比较器真值表2.全加器：全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加），求得和数及向高位进位的逻辑电路。
所以全加器有三个输入端（Ai，Bi，Ci-1）和两个输出端Si，Ci+1。
真值表如下：五、实验程序代码及仿真1、比较器代码module bijiaoqi(a,b,l,g,e,ledcom);input[3:0] a,b;output l,g,e;output ledcom;reg l,g,e;always@(a,b)beging = a>b ? 1:0;l = a<b ? 1:0;e = a==b ? 1:0;endendmodule比较器结果仿真结果2、全加器代码module add(a,b,cin,cout,sum); input a,b,cin;output cout,sum;wire a,b,cin,cout,sum;wire w1,w2,w3,w4;and u1(w1,a,b);and u2(w2,a,cin);and u3(w3,b,cin);or #2 u4(cout,w1,w2,w3);xor f1(w4,a,b);xor #1 f2(sum,w4,cin);endmodule全加器结果仿真结果六、心得与体会通过本次实验，使我掌握了Verilog编程方法以及熟悉了如何使用QuartusII 软件。
第五章组合逻辑电路的VerilogHDL实现
第五章组合逻辑电路的VerilogHDL实现第5章组合逻辑电路的Verilog HDL实现5.10.1 逻辑电路的Verilog HDL描述方式Verilog HDL描述逻辑电路时常用3种描述方式，分别为：行为型描述、数据流型描述和结构型描述。
行为型描述只描述行为特征，不涉及逻辑电路的实现，是一种高级语言描述方式，使用例如always语句或initial 语句块中的过程赋值语句；数据流型描述指通过assign连续赋值实现组合逻辑功能的描述方式；结构型描述指描述实体连接的结构方式，所谓实体一般指Verilog 语言已定义的基元，包括门原语、用户自定义原语（UDP）和其他模块（module）。
行为型描述语句更简练，不能被综合；结构型描述语句通常容易被综合，但语句显得复杂。
在实际开发中往往多种描述方法混合使用。
5.10.2 2选1数据选择器的Verilog HDL实现2选1数据选择器可以有多种描述方式，通过4个实例和3种描述方式对例子中出现的语法现象进行解释。
5.10.12选1数据选择器的数据流型描述方式；5.10.22选1数据选择器的数据流型描述方式；5.10.32选1数据选择器的行为型描述方式；5.10.42选1数据选择器的结构型描述方式；5.10.2.1 2选1数据选择器实例1//例5.10.1module Mux21(a,b,s,y);//----------------1input a,b;input s;output y;assign y=(s==0)?a:b;//----------------2endmodule//----------------310.2.1 2选1数据选择器实例11. Verilog语言描述//例5.10.1module Mux21(a,b,s,y);//----------------1input a,b;input s;output y;assign y=(s==0)?a:b;//----------------2endmodule//----------------32. 程序说明(1)注释行(2)模块定义语句module和endmodule所有的程序都置于模块（module）框架结构内。
system verilog 时序电路和组合电路udp
system verilog 时序电路和组合电路udpSystemVerilog是一种硬件描述语言（HDL），用于描述数字系统的行为和结构。
在SystemVerilog中，可以使用时序电路和组合电路UDP（User-Defined Primitives）来描述数字电路的功能和时序特性。
时序电路是一种电路，其输出信号的状态取决于输入信号的状态和时钟信号的边沿。
时序电路通常用于同步系统中，例如时钟边沿触发的触发器。
在SystemVerilog中，可以使用时序电路UDP来描述这种时序行为。
时序电路UDP可以包含时钟信号以及输入和输出端口，以便准确描述电路的时序行为。
组合电路是一种电路，其输出信号的状态仅取决于输入信号的状态，而不受时钟信号的影响。
组合电路通常用于逻辑运算和组合逻辑电路中，例如逻辑门和多路复用器。
在SystemVerilog中，可以使用组合电路UDP来描述这种组合逻辑行为。
组合电路UDP可以包含输入和输出端口，以便描述电路的组合逻辑功能。
使用SystemVerilog时序电路和组合电路UDP可以方便地描述数字电路的功能和时序特性。
时序电路UDP可以帮助设计人员准确地描述时序电路的行为，包括时钟信号的边沿和时序关系。
组合电路UDP可以帮助设计人员描述组合逻辑电路的功能和逻辑运算。
在SystemVerilog中，时序电路和组合电路UDP的语法和用法都是非常灵活的，可以根据具体的电路设计需求来定义和使用。
设计人员可以根据电路的时序和逻辑特性选择合适的UDP类型，以便准确描述电路的行为。
总的来说，SystemVerilog时序电路和组合电路UDP为设计人员提供了一种方便和灵活的描述数字电路的方法。
通过使用时序电路和组合电路UDP，设计人员可以更好地理解和描述数字电路的时序和逻辑特性，从而更好地设计和验证电路的功能和性能。
第14章.使用Verilog HDL进行逻辑综合
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14.3.3 部分 部分Verilog结构的解释 —综合如何转换（续） 结构的解释— 综合如何转换 综合如何转换（ 结构的解释
if-else语句 语句 单个if-else语句被转换成多路选择器，它的控制信号就是if子句中的信号或 者变量。一般来说，多个if-else-if语句不会综合成庞大的多路选择器。 case语句 语句 case语句也可以用于生成多路选择器。庞大的case语句可以用来生成庞大 的多路选择器。 for循环语句 循环语句 for循环可用于产生级联的链式组合逻辑。 always语句 语句 always语句可用于生成时序和组合逻辑。对于时序逻辑来说，always语句 必须由时钟信号clk的变化所控制。如下例：
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14.2 逻辑综合对数字设计行业的影响（续） 逻辑综合对数字设计行业的影响（
自动逻辑综合工具解决方式： 自动逻辑综合工具解决方式
1. 采用高层次设计方法，人为的错误会更少，因为设计是在更高的抽象层次描述的。 2. 高层次设计无需过多关注设计约束。逻辑综合工具将把高层次设计转换到门级网表，并确保满足所有的约 束。如果不能满足，设计者就回去修改高层次设计，重复这一过程，直到获得满足时序、面积和功耗约束 的门级网表为止。 3. 从高层次设计到逻辑门的转换非常迅速。有了这方面的提高，设计周期可以大大缩短。以前耗费数月的设 计现在可能仅需数小时或数天就能完成。 4. 模块重新设计所需的反复时间更短，因为改变仅需在寄存器传输级完成；然后，设计只需简单地重新综合 获得门级网表。 5. 推测容易验证。高层次描述不需要改变。设计者只需把时序约束从20 ns改变到15 ns，并重新综合设计， 以获得时钟周期优化为15 ns的新门级网表。 6. 逻辑综合工具在整体上优化了设计，这样就消除了由于不同模块之间和局部优化的各个设计之间的设计风 格不同所带来的问题。 7. 如果发现门级设计中有错误，设计者回头修改高层次描述以消除错误。然后，高层次描述再次读入逻辑综 合工具，自动生成新的门级描述。 8. 逻辑综合工具允许进行与工艺无关的设计。可以在不考虑IC制造工艺的情况下编写高层次描述。逻辑综合 工具使用某个IC制造商提供的标准单元库中的单元，把设计转换成逻辑门。如果改变工艺或者IC制造商， 设计者只需在新工艺的标准单元库的基础上使用逻辑综合，重新把设计综合到逻辑门。 9. 由于设计描述与工艺无关，所以设计重用变成了可能。例如，如果微处理器中I/O模块的功能不改变，该 I/O模块的RTL描述可以用于同系列微处理器的设计中。如果工艺改变了，综合工具只需映射到需要的工艺。
第四讲：Verilog HDL中的组合逻辑设计方法
The success's road红色飓风FPGA普及行动第四讲：Verilog HDL语言组合逻辑设计方法以及 QuartusII软件的一些高级技巧远见品质联系方式主讲：姚老师 Email: yaoyuan@ 相关网站: /远见品质可综合风格的Verilog建模类型可综合建模类型只有两种: 1) 组合逻辑:任何时候，如果输出信号直接由当前的 输入信号的组合决定，则此逻辑为组合 逻辑。
2) 时序逻辑： 如果逻辑中具有记忆功能，则此逻辑为 时序逻辑。
在任何给定的时刻，如果输 出不能完全由输入信号确定，则此逻辑 具有记忆功能。
远见品质两个最常用的语句If语句 Case语句远见品质 module compif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if(a&b) e=d; else if (a&~b) e=~c; else if (~ a&b) e=1’b0; else if (~a&~b) e=1’b1; endmodule条件语句－If远见品质不完整条件语句module incpif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if (a&b) e=d; else if(a&~b) e=~c; endmodule 在上面所述的例子中，当 a 为 0 时，没有值赋给 e。
因此，e 将保存原来的值，直到 a 变为 1。
此行为与锁存器的特性 相同远见品质带有缺省项的完整条件语句module compif(a, b, c, d, e); input a, b, c, d; output e; reg e; always @(a or b or c or d) if (a&b) e=d; else if (a&~b) e=~c; else e=‘bx; Endmodule 在上面的例子中，虽然没有定义所有可能的选择，但为没有 定义的选择定义了缺省的行为。
Verilog语言描述常见电路结构范例(精)
Verilog语言描述常见电路结构范例组合逻辑常见的组合逻辑有:算术逻辑部件、多路选择器、编码器、优先编码器、译码器和比较器等。
逻辑结构控制使用括号可以改变组合逻辑的结构。
虽然EDA工具可以对组合逻辑设计进行重新优化组合,但在Verilog 描述中使用括号可以降低EDA工具的压力,并且减少工具的综合时间。
在下面的例子中,虽然y2和y1的功能是一样的,但y1会使用三级加法器,使用括号的y2只使用二级加法器。
always @ (a1 or a2 or b1 or b2 or c1 or c2 or d1 or d2 beginy1 = a1 + b1 + c1 + d1;y2 = (a2 + b2 + (c2 + d2;end二选一多路选择器下面给出了三种描述2:1 MUX 的方法。
y1是通过条件赋值语句实现的,y2和y3都是通过if语句实现的。
wire y1 = sel1? a1: b1;always @ (a2 or a3 or b2 or b3 or sel2 or sel3 beginy2 = b2;if (sel2 y2 = a2;if (sel3 y3 = a3;else y3 = b3;end四选一多路选择器用Verilog描述4:1 MUX 可以有如下方法: 一个if语句加多个else if从句嵌套if 语句case 语句always @ (a or b or c or d or sel beginif (sel == 2'b00 y = a;else if (sel == 2'b01 y = b;else if (sel == 2'b10 y = c;else y = d;endalways @ (a or b or c or d or sel beginif (sel[1] == 0if (sel[0] == 0 y = a;else y = b;elseif (sel[0] == 0 y = c;else y = d;endalways @ ( a or b or c or d or sel begincase (sel2'b00: y = a;2'b01: y = b;2'b10: y = c;2'b11: y = d;default: y = a;endcaseend八选一多路选择器描述8:1 MUX 最好使用case 语句always @ ( a0 or a1 or a2 or a3 or a4 or a5 or a6 or a7 or sel begin case (sel0: y = a0;1: y = a1;2: y = a2;3: y = a3;4: y = a4;5: y = a5;6: y = a6;7: y = a7;default: y = a0;endcaseend8:3编码器编码器可以将多个离散的信号用编码表示出来,比如3位的编码可以表示8个信号。
第六讲 常见组合与时序逻辑电路Verilog HDl描述
2、三态门的描述
（1）调用内置门元件描述 ） bufif1 b1(out,in,en);
（2）用assign连续赋值语句描述 ） 连续赋值语句描述 assign out=en ? in: ’bz; （3）用过程语句 ）用过程语句always块描述 块描述 reg out; always @(en or in) out=en ? in: ’bz; end
MAX+PLUSII编译后的生成的模块符号：
4、数据选择器（2选1、4选1) 数据选择器（ （略）
常用时序电路模块设计
(一) 简单时序逻辑电路的描述
※通常使用always块（ @(posedge clk)或 @(negedge clk)来描述时序逻辑。
基本D触发器 基本D
module DFF(Q,D,CLK); output Q; input D,CLK; reg Q; always @(posedge CLK) Q<=D; endmodule
else if(up_dwon) qd<=qd+1; else end endmodule qd<=qd-1;
练习: 语言描述一个十进制的计数器。 练习:用Verilog HDL 语言描述一个十进制的计数器。 要求：时钟上升沿触发，异步清零端低电平有效. 要求：时钟上升沿触发，异步清零端低电平有效.
2、带清零端、置1端的JK触发器 带清零端、 端的JK触发器 JK
module JK_FF(CLK,J,K,Q,RS,SET); input CLK,J,K,SET,RS; output Q; reg Q; always @(posedge CLK or negedge RS or negedge SET ) begin if(!RS) Q<=1’B0; else if(!SET) q<=1’B1; else case({J,K}) 2’b00: Q<=Q; 2’b01:Q<=1’b0; 2’b10:Q<=1’b1; 2’b11:Q<=~Q; endcase end endmodule
VerilogHDL 可综合设计的注意事项
VerilogHDL 可综合设计的注意事项一、逻辑设计（1）组合逻辑设计下面是一些用Verilog进行组合逻辑设计时的一些注意事项：①组合逻辑可以得到两种常用的RTL 级描述方式。
第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。
②always 模块的敏感表为电平敏感信号的电路可几乎可以完成对所有组合逻辑电路的建模。
always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性（注意通配符*的使用）。
由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”，原因将在“阻塞赋值和非阻塞赋值”中（现在还没有写）进行说明。
always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。
这是由于在组合逻辑电路描述中，将信号定义为reg 型，只是为了满足语法要求。
③assign 语句的描述，利用条件符“?”可以描述一些相对简单的组合逻辑电路，左边的赋值信号只能被定义为wire 型。
当组合逻辑比较复杂时，需要很多条语句assign 语句或者多重嵌套“？”，使得代码可读性极差，因此此时推荐always组合逻辑建模方式。
④设计时要注意不要出现组合逻辑环路：不要在组合逻辑中引入环路，在组合逻辑中引入环路会导致电路产生振荡、毛刺以及冲突等问题，从而降低设计的稳定性和可靠性，此外，环回逻辑的延时完全依靠组合逻辑门延迟和布线延迟。
一旦这些传播时延有所变化，则环路的整体逻辑将彻底失效。
其次，环路的时序分析是个死循环过程。
目前的EDA 开发工具为了计算环路的时序逻辑都会主动割断时序路径，引入许多不确定的因素。
因此要彻底避免环路。
（2）时序逻辑设计①时序电路的行为决定了其只能通过always 块语句实现，通过关键词“posedge”和“negedge”来捕获时钟信号的上升沿和下降沿。
在always 语句块中可以使用任何可综合的标志符。
第六讲 常见组合与时序逻辑电路Verilog HDl描述
MAX+PLUSII编译后的生成的模块符号：
3、8线-3优先编码器
module encoder8_3(outcode,a,b,c,d,e,f,g,h); output[2:0] outcode; input a,b,c,d,e,f,g,h; reg[2:0] outcode; always @(a or b or c or d or e or f or g or h) begin if(h) outcode=3’b111; else if(g) outcode=3’b110; else if(f) outcode=3’b101; else if(e) outcode=3’b100; else if(d) outcode=3’b011; else if(c) outcode=3’b010; else if(b) outcode=3’b001; else if(a) outcode=3’b000; end endmodule
5、计数器
module updown_count(d,clk,clear,load,up_down,qd); input [3:0] d; input clk, clear,load,up_down; output [3:0] qd; reg[3:0] qd; always @(posedge clk) begin if(!clear) else if(load) qd<=4’h00; qd<=d;
2、带清零端、置1端的JK触发器 带清零端、 端的JK触发器 JK
module JK_FF(CLK,J,K,Q,RS,SET); input CLK,J,K,SET,RS; output Q; reg Q; always @(posedge CLK or negedge RS or negedge SET ) begin if(!RS) Q<=1’B0; else if(!SET) q<=1’B1; else case({J,K}) 2’b00: Q<=Q; 2’b01:Q<=1’b0; 2’b10:Q<=1’b1; 2’b11:Q<=~Q; endcase end endmodule
4 组合逻辑电路的Verilog HDL描述精品PPT课件
（a）bufif1 （b）notif1
bufif1真值表
notif1真值表
控制输入 01 x z
z 0 0/z 0/z
z 1 1/z 1/z
zx zx
xx xx
notif1 控制输入 01 xz
0 z 1 1/z 1/z
数 据
1
z
0
0/z 0/z
输xz x x x
入zz x x x
4.6.1 组合逻辑电路的门级建模
门级建模:将逻辑电路图用HDL规定的文本语言表示出来。
三态门
元件符号 功能说明
基本门级元件模型 多输出门
元件符号 功能说明
多输入门
and or xor buf
bufif1
bufif0
多输入端的与门
多输入端的或门
多输入端的异或门
多输出端的缓冲器
控制信号高电平有效的三态缓冲 器
endmodule
下面用条件运算符描述了一个2选1的数据选择器。
//Dataflow description of 2-to-1-line multiplexer module mux2x1_df (A,B,SEL,L);
input A,B,SEL; output L; assign L = SEL ? A : B; endmodule
//Gate-level description of a 2-
4、设计举例
to-4-line decoder
试用Verilog语言的门级
module _2to4decoder
(A1,A0,E,Y);
元件描述2线-4线译码器.
input A,B,E;
实验三 基于HDL数据流建模的组合电路设计
实验三基于Verilog数据流建模的组合电路设计
【实验器材】
PC机，DP-FPGA实验箱
【实验目的】
1、熟悉V erilog数据流建模方法；
2、熟悉基于V erilog数据流建模的组合逻辑电路设计方法。
【实验原理】
1、数据流建模中的运算符
算术运算符、关系运算符、位运算符、缩位运算符、逻辑运算符、移位运算符、位拼接运算符、条件运算符。
2、四位二进制加法器的实现原理
四位的被加数、加数以及进位输入相加，得到四位的和，并产生进位输出，即{CO,SUM}=A+B+CIN;
3、带有使能端的3-8线变量译码器的实现原理
A0
A1
A2
E
【实验内容与步骤】
1、四位二进制加法器的设计
新建工程，新建Verilog Moudle，采用数据流建模方法在HDL编辑器中输入四位二进制加法器的HDL代码，保存并测试其功能。
2、3-8线变量译码器的设计
新建工程，新建Verilog Moudle，采用数据流建模方法在HDL编辑器中输入带使能端3-8线变量译码器的HDL代码，进行综合实现，并完成引脚分配，将程序下载到FPGA实验箱，验证所设计电路功能，列出电路对应的真值表。
【预习要求】
1、复习回顾《数字逻辑》课程中加法器、变量译码器部分的内容，掌握四位全
加器以及3-8线变量译码器的实现原理，根据电路图，写好对应的逻辑表达式，为代码设计做准备；
2、熟悉V erilog数据流建模方法，掌握数据流建模中常用的运算符，编写四位二
进制加法器、3-8线的变量译码器的V erilog HDL代码，待实验时调试。
3、画好数据记录表。
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endmodule
4位全加器的描述 --调用1位全加器
case (S)
2’d0: Y = D[0]; Nhomakorabea2’d1: Y = D[1];
2’d2: Y = D[2];
2’d3: Y = D[3];
endcase
end
endmodule
例：对基本的4线-2线优先编码器的行为进行Verilog描述。
module priority(W, Y) input [3:0] W； output reg [1:0] Y; always @(W) casex (W) 4’b1xxx: Y = 3; 4’b01xx: Y = 2; 4’b001x: Y = 1; 4’b0001: Y =0;; default: begin z = 0; Y=2’bx；end //W无效时,z=0,Y为高阻 endcase
E
Y0
例：用数据流建模方法对2
线-4线译码器的行为进行
Y1
描述。
A0 Y2
A1 Y3
module decoder_df (A1,A0,E,Y); input A1,A0,E; output [3:0] Y; assign Y[0] = ~(~A1 & ~A0 & ~E); assign Y[1] = ~(~A1 & A0 & ~E); assign Y[2] = ~(A1 & ~A0 & ~E); assign Y[3] = ~(A1 & A0 & ~E);
module mux4to1_bh (D, S, Y);
input [3:0] D，[1:0] S；
output reg Y；
always @(D, S, En) //2001, 2005 syntax
begin
if (En==1) Y = 0; //En=1时，输出为0
else
//En=0时，选择器工作
试用Verilog语言描述具有高电平使能的3线-8线译码器.
module ecoder3to8_bh(A,En,Y);
input [2:0] A，En;
output reg [7:0]Y;
integer k; //声明一个整型变量k
always @(A, En) //
begin
Y = 8’b1111_1111; //设译码器输出的默认值
1、条件语句（ if语句）
条件语句就是根据判断条件是否成立，确定下一步的运算。
Verilog语言中有3种形式的if语句： （1） if (condition_expr) true_statement; （2） if (condition_expr)true_statement;
else fale_ statement; （3） if (condition_expr1) true_statement1;
4.6 用VerilogHDL描述组合逻辑电路
4.6.1 组合逻辑电路的行为级建模 4.6.2 分模块、分层次的电路设计
4.6.1 组合逻辑电路的行为级建模
组合逻辑电路的行为级描述一般使用assign结构和过程 赋值语句、条件语句（if-else）、多路分支语句（caseendcase）和for循环语句等。
2、多路分支语句（case语句）
是一种多分支条件选择语句，一般形式如下 case (case_expr)
item_expr1: statement1; item_expr2: statement2; …… default: default_statement; //default语句可以省略 endcase
module mux2x1_df (A,B,SEL,L); input A,B,SEL; output L; assign L = SEL ? A : B;
endmodule
在连续赋值语句中，如果SEL＝1，则输出L＝A；否则L＝B。
module mux2x1_df (A,B,SEL,L); input A,B,SEL; output reg Y; always @( D1,D0,S ) //用always语句和条件运算符建模 L = S ? D1 : D0; endmodule
endmodule
4.6.2 分模块、分层次的电路设计
分层次的电路设计:在电路设计中，将两个或多个模块组 合起来描述电路逻辑功能的设计方法。
设计方法：自顶向下和自底向上两种常用的设计方法
4位全加器的层次结构框图
4 位全加器
1 位全加器
1 位全加器
1 位全加器 1 位全加器
半加器 或门
......
半加器 或门
例：使用if-else语句对4选1数据选择器的行为进行描述
S1
module mux4to1_bh(D, S, Y);
S0
input [3:0] D; //输入端口
D0
0
Y0
D1
1
0
Y
input [1:0] S; //输入端口 output reg Y; //输出端口及变量数据类型 always @(D, S) //电路功能描述
for(k = 0; k <= 7; k = k+1) //下面的if-else语句循环8次
if ((En==1) && (A== k) )
循环8次
Y[k] = 0; //当En=1时，根据A进行译码
else
Y[k] = 1; //处理使能无效或输入无效的情况
end
endmodule
例：用条件运算符描述了一个2选1的数据选择器。
注意：当分支项中的语句是多条语句，必须在最前面写上 关键词begin，在最后写上关键词end，成为顺序语句块。
另外，用关键词casex和casez表示含有无关项x和高阻z的 情况。
例：对具有使能端En 的4选1数据选择器的行为进行Verilog描述。 当En=0时，数据选择器工作，En=1时，禁止工作，输出为0。
else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; …… else default_statement;
if后面的条件表达式一般为逻辑表达式或关系表达式。执行if 语句时，首先计算表达式的值，若结果为0、x或z，按“假” 处理；若结果为1，按“真”处理，并执行相应的语句。
A B
module halfadder (S,C,A,B);
input A,B;
output S,C;
xor (S,A,B); and (C,A,B);
半加器的门级描述
endmodule
S AB C=AB
module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; //内部节点信号 halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1);
1
if (S == 2’b00) Y = D[0];
else if (S== 2’b01) Y = D[1];
D2
0
else if (S== 2’b10) Y = D[2];
D3
1
Y1
else
Y = D[3];
endmodule
注意，过程赋值语句只能给寄存器型变量赋值，因此，输出 变量Y的数据类型定义为reg。
endendmodule
3、for循环语句
一般形式如下 for (initial_assignment; condition; step_assignment) statement；
initial_assignment为循环变量的初始值。 Condition为循环的条件，若为真，执行过程赋值语句statement， 若不成立，循环结束，执行for后面的语句。 step_assignment为循环变量的步长，每次迭代后，循环变量将增加 或减少一个步长。
endmodule
全加器的描述-调用半加器
A
AS1B A B Ci S
B
ADB 1
CO
CO ( AD2 B)Ci
Ci
Co
module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //内部进位信号 fulladder FA0 (S[0],C0,A[0],B[0],C_1),