第3章 常用组合逻辑电路及MSI组合电路模块应用-2
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数字电路与逻辑设计(第三版)课件：常用组合逻辑电路及MSI组合电路模块的应用
器的框图，表 3-1 是它的真值表。表中只列出了输入 I0 ~I 7
可能出现的组合，其他组合都是不可能发生的，也就是约束。
约束可以表示为
Ii I j =0 (i ≠ j ， i ， j =0 ， 1 ，…， 7 )
常用组合逻辑电路及 MSI 组合电路模块的应用
图 3-1 三位二进制普通编码器的框图
图 3－14 为二—十进制译码器的逻辑图。
图 3－14 二—十进制译码器的逻辑图
常用组合逻辑电路及 MSI 组合电路模块的应用
3. 显示译码器
在数字系统中，经常需要将数字、文字、符号的二进制
代码翻译成人们习惯的形式，直观地显示出来，以便掌握和
监控系统的运行情况。把二进制代码翻译出来以供显示器件
显示的电路称为显示译码器。设计显示译码器时，首先要了
最低。真值表中的“ × ”表示该输入信号取值无论是 0还是
1 都无所谓，不影响电路的输出。
常用组合逻辑电路及 MSI 组合电路模块的应用
图 3-3 三位二进制优先编码器的框图
常用组合逻辑电路及 MSI 组合电路模块的应用
常用组合逻辑电路及 MSI 组合电路模块的应用
由表 3-2 真值表可以写出如下逻辑表达式:
图。
图 3-6 8421BCD 普通编码器的逻辑图
常用组合逻辑电路及 MSI 组合电路模块的应用
4.8421BCD 优先编码器
用四位 8421 二进制代码对 0~9 这十个允许同时出现的
十进制数按一定优先顺序进行编码，当有一个以上信号同时
出现时，只对其中优先级别最高的一个进行编码，这样的电
路称为8421BCD 优先编码器。 8421BCD 优先编码器的框图
真值表，表中假定 1010~1111共六个输入组合不会出现。
可能出现的组合，其他组合都是不可能发生的，也就是约束。
约束可以表示为
Ii I j =0 (i ≠ j ， i ， j =0 ， 1 ，…， 7 )
常用组合逻辑电路及 MSI 组合电路模块的应用
图 3-1 三位二进制普通编码器的框图
图 3－14 为二—十进制译码器的逻辑图。
图 3－14 二—十进制译码器的逻辑图
常用组合逻辑电路及 MSI 组合电路模块的应用
3. 显示译码器
在数字系统中，经常需要将数字、文字、符号的二进制
代码翻译成人们习惯的形式，直观地显示出来，以便掌握和
监控系统的运行情况。把二进制代码翻译出来以供显示器件
显示的电路称为显示译码器。设计显示译码器时，首先要了
最低。真值表中的“ × ”表示该输入信号取值无论是 0还是
1 都无所谓，不影响电路的输出。
常用组合逻辑电路及 MSI 组合电路模块的应用
图 3-3 三位二进制优先编码器的框图
常用组合逻辑电路及 MSI 组合电路模块的应用
常用组合逻辑电路及 MSI 组合电路模块的应用
由表 3-2 真值表可以写出如下逻辑表达式:
图。
图 3-6 8421BCD 普通编码器的逻辑图
常用组合逻辑电路及 MSI 组合电路模块的应用
4.8421BCD 优先编码器
用四位 8421 二进制代码对 0~9 这十个允许同时出现的
十进制数按一定优先顺序进行编码，当有一个以上信号同时
出现时，只对其中优先级别最高的一个进行编码，这样的电
路称为8421BCD 优先编码器。 8421BCD 优先编码器的框图
真值表，表中假定 1010~1111共六个输入组合不会出现。
高二物理竞赛课件电路中常用MSI组合逻辑器件及应用
E3 E2 E1 E0 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 ×××× ×××× ×××× ×××× ×××× ××××
Dn An Bn C n An BnCn An Bn C n An BnCn Cn1 Bn C n An C n An Bn 当用异或门实现电路时，写出相应的函数式为
Dn An Bn Cn Cn1 An BnCn AnBn Cn BnCn
An (Bn Cn ) BnCn An (Bn Cn ) BnCn
该电路输入为8421 BCD码，输出为余3码，因此它是 一个四输入、四输出的码制变换电路，其框图如图4-7(a) 所示。根据两种BCD码的编码关系，列出真值表，如表4-5 所示。由于8421 BCD码不会出现1010~1111这六种状态， 因此把它视为无关项。
② 选择器件，写出输出函数表达式。
题目没有具体指定用哪一种门电路，因此可以从门 电路的数量、种类、速度等方面综合折衷考虑，选择最 佳方案。该电路的化简过程如图4-7(b)所示，首先得出最 简与或式，然后进行函数式变换。变换时一方面应尽量 利用公共项以减少门的数量，另一方面减少门的级数， 以减少传输延迟时间，因而得到输出函数式为
10 1 (b)
1 ×× E0
③ 画逻辑电路。
该电路采用了三种门电路，速度较快，逻辑图如图4-8所示。
表 4 – 5 例4-4真值表
AB C D
00 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 10 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1
其中 (Bn Cn ) 为Dn和Cn+1的公共项。
常用组合逻辑电路及其应用
输入
I0 I1 I2 I3 I4 I5 I6 I7 1 00 00 0 0 0 0 10 00 0 0 0 0 01 00 0 0 0 0 00 10 0 0 0 0 00 01 0 0 0 0 00 00 1 0 0 0 00 0 00 1 0 0 00 000 0 1
输出
Y2 Y1 Y0 0 00 0 01 0 10 0 11 1 00 101 110 111
L ABC ABC ABC ABC m1 m2 m4 m7 m1 m2 m4 m7
F ABC ABC ABC m3 m5 m6 m3 m5 m6
G ABC ABC ABC ABC m0 m2 m4 m6 m0 m2 m4 m6
用一片74138加三个与非门 就可实现该组合逻辑电路。
Y2 I4 I5 I6 I7 Y1 I2 I3 I6 I7 Y0 I1 I3 I5 I7
(a)
I0
I1
Y2
I2
线
8 -3
I3
线
Y1
I4 I5
编 码 器
I6
Y0
I7
(b) 图 4.11 3位二进制编码器
2. 优先编码器——允许同时输入两个以上信号，并按优先级输出。
集成优先编码器举例——74148（8线-3线）
1.3 译码器
一．译码器的基本概念及工作原理
译码器——将输入代码转换成相应的高、低电平 输出信号，是编码的逆向过程。
例：2线—4线译码器
写出各输出函数表达式：
Y0 EI AB
Y2 EIAB
画出逻辑电路图：
EI A B
Y1 EI AB
Y3 EIAB
Y0
Y1
Y2
Y3
&
常用组合逻辑电路的设计及其应用
效，如 何描述？
仿真验证
使能端的作用
3—8译码器 74LS138
Y7 Y6 Y 5 Y 4 Y 3 Y 2 Y 1 Y0
A B C
G2 A
G2 B G1
74LS138的逻辑符号 符号框内的内部逻辑状态表达式
有三个使能端，其全 部有效时，才能完成 正确的译码操作。
Yi = G 1 • G 2 A • G 2 B • m i
2—4 译码器
Yi = EN • mi
其中，mi为输入变量的最小项。
I0 I1 EN
输入 EN I1 I0 0 1 1 1 1 d 0 0 1 1 d 0 1 0 1
Y0 Y1 Y2 Y3
输出 Y3Y2Y1Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0
Y3
&
Y2
74LS42逻辑符号
/ Y 0 / Y 1 / Y 2 / Y 3 / Y 4 / Y 5 / Y 6 / Y7 / Y 8 / Y 9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A0
A1
A2
A3
A0
A1
A2
A3
输入 A3 0 0 0 0 0 0 0 0 1 1 A2 A1 A0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 1010 伪 … 码 … 1111 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1
仿真验证
使能端的作用
3—8译码器 74LS138
Y7 Y6 Y 5 Y 4 Y 3 Y 2 Y 1 Y0
A B C
G2 A
G2 B G1
74LS138的逻辑符号 符号框内的内部逻辑状态表达式
有三个使能端，其全 部有效时，才能完成 正确的译码操作。
Yi = G 1 • G 2 A • G 2 B • m i
2—4 译码器
Yi = EN • mi
其中，mi为输入变量的最小项。
I0 I1 EN
输入 EN I1 I0 0 1 1 1 1 d 0 0 1 1 d 0 1 0 1
Y0 Y1 Y2 Y3
输出 Y3Y2Y1Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0
Y3
&
Y2
74LS42逻辑符号
/ Y 0 / Y 1 / Y 2 / Y 3 / Y 4 / Y 5 / Y 6 / Y7 / Y 8 / Y 9
Y
0
Y
1
Y
2
Y
3
Y
4
Y
5
Y
6
Y
7
Y
8
Y
9
A0
A1
A2
A3
A0
A1
A2
A3
输入 A3 0 0 0 0 0 0 0 0 1 1 A2 A1 A0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 1010 伪 … 码 … 1111 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1
常用组合逻辑电路及MSI组合电路模块的应用-2
当 S1=1,S2 +S3=0 时,由74138译码器的真值表
可以得到如下输出逻辑表达式:
Y0 ? A2 ? A1 ? A0 ? A2 A1A0 ? m0 ? M0
Y1 ? A2 ? A1 ? A0 ? A2 A1A0 ? m1 ? M 2
Y2 ? A2 ? A1 ? A0 ? A2A1 A0 ? m2 ? M3
Y3 ? A2 ? A1 ? A0 ? A2A1A0 ? m3 ? M 3
Y4 ? A2 ? A1 ? A0 ? A2 A1 A0 ? m4 ? M 4
Y5 ? A2 ? A1 ? A0 ? A2 A1A0 ? m5 ? M5
Y6 ? A2 ? A1 ? A0 ? A2A1 A0 ? m6 ? M6 Y7 ? A2 ? A1 ? A0 ? A2A1A0 ? m7 ? M7
根据显示器件的驱动特性 ,可以列出如表3―8所示的 真值表,表中假定1010~1111 共六个输入组合不会出现。
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
a
Ya
A0
显
Yb
f
b
A1
示
Yc
译Hale Waihona Puke YdgA2 A3
码 器
Ye
e
Yf
c
Yg
d
图3―15 BCD-七段显示译码器
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
Ye =A2 A1+A0
Yf =A1A0 +A 2A1+A 3 A2A0
Yg =A 3 A2 A1+A2A1A0
图3―16为BCD-七段显示译码器的逻辑图。
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
可以得到如下输出逻辑表达式:
Y0 ? A2 ? A1 ? A0 ? A2 A1A0 ? m0 ? M0
Y1 ? A2 ? A1 ? A0 ? A2 A1A0 ? m1 ? M 2
Y2 ? A2 ? A1 ? A0 ? A2A1 A0 ? m2 ? M3
Y3 ? A2 ? A1 ? A0 ? A2A1A0 ? m3 ? M 3
Y4 ? A2 ? A1 ? A0 ? A2 A1 A0 ? m4 ? M 4
Y5 ? A2 ? A1 ? A0 ? A2 A1A0 ? m5 ? M5
Y6 ? A2 ? A1 ? A0 ? A2A1 A0 ? m6 ? M6 Y7 ? A2 ? A1 ? A0 ? A2A1A0 ? m7 ? M7
根据显示器件的驱动特性 ,可以列出如表3―8所示的 真值表,表中假定1010~1111 共六个输入组合不会出现。
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
a
Ya
A0
显
Yb
f
b
A1
示
Yc
译Hale Waihona Puke YdgA2 A3
码 器
Ye
e
Yf
c
Yg
d
图3―15 BCD-七段显示译码器
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
Ye =A2 A1+A0
Yf =A1A0 +A 2A1+A 3 A2A0
Yg =A 3 A2 A1+A2A1A0
图3―16为BCD-七段显示译码器的逻辑图。
第3章 常用组合逻辑电路及 MSI 组合电路模块的应 用
实验03-MSI组合逻辑模块应用
实验三MSI组合逻辑芯片的应用一、实验目的1.进一步熟悉组合逻辑电路的设计流程方法、步骤；2.学会应用MSI组合逻辑芯片来设计符合要求的逻辑电路；3.进一步熟悉组合逻辑电路的测试方法、功能验证及冒险消除方法；4.进一步熟悉使用Multisim仿真软件辅助设计电路。
二、实验任务（建议学时：2学时）基本实验任务(任选两个完成)1.三个开关控制一盏灯。
（用一片74LS86和两片74LS00完成设计）设计一个三室一厅卫生间照明控制电路，要求分别安装在三个卧室的开关A、B、C都能独立控制灯Y的亮、灭。
（用一片74LS11和一片74LS04完成设计）2.设计一个四人表决器。
（用两片74LS08和一片74LS32完成设计）当对表决事件表示同意的人数≥3人时表决有效，指示灯点亮。
3.设计一个用电超载报警电路。
（用两片74LS00完成设计）现有三个用电设备，其电功率分别为200W、350W、300W。
要求当总用电量超过500W 时报警灯立即点亮。
4.设计一个水泵控制电路。
（用一片74LS04和两片74LS00完成设计）有一水箱有大小两台水泵M L和M S供水，如图2-1所示。
水箱中设置了3个水位检测元件Ａ、Ｂ、Ｃ。
水位低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。
现要求当水位超过Ｃ点时两水泵停止工作；水位低于Ｃ点而高于Ｂ点时M S 单独工作；水位低于Ｂ点而高于Ａ点时M L单独工作；水位低于Ａ点时M L和M S同时工作。
图2-1扩展实验任务（电类本科生必做，任选一个）1.设计一个交通灯工作状态监视电路。
（用一片74LS04和两片74LS00完成设计）路口红、绿、黄三种颜色交通灯分别表示车辆“停止”、“通行”、“缓行”三种行车状态。
正常情况下，任何时刻同一方向有且只有一盏灯被点亮，且不能全灭，否则被认为交通灯系统发生故障。
一旦系统发生故障，要求点亮“交通灯工作状态”报警灯。
2.设计一个4位数字密码锁。
数字电路课件：第3章 常用组合逻辑电路及MSI组合电路模块的应用
A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
×1
× × ×
11111111
0×
× × ×
1
1
1
1
1
1
1
1
10
000
11111110
10
001
11111101
10
010
11111011
10
011
11110111
10
100
11101111
10
101
11011111
10
110
10111111
1
0
0
0
0
0
0
0
001
0
1
0
0
0
0
0
0
010
0
0
1
0
0
0
0
0
011
0
0
0
1
0
0
0
0
100
0
0
0
010
0
0
101
0
0
0
0
0
1
0
0
110
0
0
0
0
0
0
1
0
111
0
0
0
0
0
0
0
1
输入：3位二进制代码 输出：8个互斥的信号
逻辑表达式
逻辑图 3 线-8 线译码器
Y0 A2 A1A0
Y7 Y6
Y1 A2 A1A0 Y2 A2 A1A0
16 15 14 13 12 11 10 9 74LS138
实验三 msi(中规模集成组合电路)应用
实验三 msi(中规模集成组合电路)应用
MSI(中规模集成组合电路)是一种集成度比较高的组合逻辑电路，通常由10个至100
个门电路组成。
它的应用范围很广，可以用于数字电子电路、计算机系统、通信系统等领域。
以下是关于MSI应用的一些相关内容。
1.数字电子电路
在数字电子电路中，MSI常用于实现数字解码器、选通器、多路复用器等。
例如，
74LS138是一个常用的1到8解码器，它可以把三个输入线的8种组合映射为8个输出线中的一根高电平。
这种解码器广泛应用于存储器、显示器、地址选择器等领域。
另一个例子是74153，它是一个四路二选一多路复用器。
它有两个输入端口和一个选
通控制端口，可以选择其中的一个输入并输出到一个单一的输出端口。
这种多路复用器可
以用于选择不同的输入源，例如在音频处理器中选择不同的音频信号。
2.计算机系统
另一个例子是74LS192，它是一个4位二进制计数器。
它可以用于计算机定时器、频
率计、序列器等领域，提供逐位递增或递减计数。
它还通常用于构造存储器地址寄存器和
位移寄存器等电路。
3.通信系统
另一个例子是74LS652，它是一个8位输入/输出扫描转换器。
它可用于处理不同时序下的数据输入/输出，从而扩展计算机系统的输入/输出接口。
总之，MSI在数字系统的设计中应用广泛，几乎所有的数字系统中都会用到MSI器件。
MSI运算器以卓越的性能、可靠性和经济性，被广泛应用于各种数字逻辑系统的设计和制
造中。
随着科技的不断发展和进步，MSI的应用将更加广泛，也将有更多的MSI器件出
现。
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由真值表可以直接写出如下函数表达式:
S=AB+AB=A B Cout =AB
半加器的逻辑符号和逻辑图如图3―19所示。
第3章 常用组合逻辑电路及MSI组合电路模块的应 用 表3―10 半加器的真值表
A 0
B 0
SCOUT 0 0
0
1 1
A B ∑ CO (a)
1
0 0
A B
A 1 B1
A 0 B0
图3―22 四位串行进位加法器
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
2)超前进位加法器
为了提高运算速度 , 将各进位提前并同时送到各个 全加器的进位输入端 ,这种加法器称为超前进位加法器。 其特点是运算速度快,但电路结构较复杂。 两个n位二进制数An-1An-2…Ai…A1A0和Bn-1 Bn-2…Bi…B1B0进行相加的算式如下:
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
Cin
AB 0 1
00
01 1
11
10 1
Cin
AB 0 1
00
01
11 1
10
1 (a)
1
1 (b)
1
1
图3-20 S和Cout (a)S的卡诺图；(b)Cout的卡诺图
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
表3―11 全加器的真值表
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
第3章 常用组合逻辑电路及MSI组合 电路模块的应用
3.1 编码器和译码器
3.2 加法器和比较器
3.3 数据选择器和数据分配器
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
3.2 加法器和比较器
3.2.1 加法器 实现两个二进制数相加功能的电路称为加法器。 加法器有一位加法器和多位加法器之分。 1.一位加法器 实现两个一位二进制数相加的电路称为一位加法
器。一位加法器又分为半加器和全加器。
1) 半加器 只考虑本位两个一位二进制数A和B相加,而不考虑 低位进位的加法 ,称为半加，实现半加功能的电路称为 半加器。
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
半加器的真值表如表3―10所示。表中的A和B分别
表示两个相加的一位二进制数,S是本位和,Cout是本位向 高位的进位。
在某些情况下利用加法器可以使电路实现更加简单。
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
A0 A1 A2 A3 B0 B1 B2 B3 C0 0 P 3 0 Q 3 CI (b) ∑ 3 ∑ 0 S0 S1 S2 S3
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
3.MSI74283加法器及应用
MSI74283是四位二进制超前进位加法器 ,其引脚图 和逻辑符号如图3―24所示。 将 74283 进行简单级联 , 可以构造出多位加法器 , 图 3―25所示为用两个74283构造的一个八位二进制加法器。
加法器的逻辑功能是实现两个数相加,根据这一特点,
0
0 1
＝1 S
&
Co ut
(b)
图3―19
(a)逻辑符号;(b)逻辑图
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
2) 全加器
将本位两个一位二进制数和来自低位的进位相加 , 叫做全加,具有全加功能的电路称为全加器。 全加器的真值表如表3―11所示。表中的A和B分别 表示两个相加的一位二进制数,Cin是来自低一位向本位 的进位 ;S 是本位和 ;C o u t 是本位向高一位的进位。图 3―20为S和Cout的卡诺图。
Cn 1 Cn 2 A n 1 A n 2 Bn 1 Bn 2 Sn 1 Sn 2
Ci Ai Bi Si
C1 C0 A1 A 0 B1 B0 S1 S0
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
利用半加器和全加器的结果 ,可以写出各进位的逻
辑表达式如下: C0=A0B0 Ci=AiBi+(Ai+Bi)Ci-1,i≠0 令Gi=AiBi,Pi=Ai+Bi,利用递归关系可以得到:
Ci=Gi+PiCi-1=Gi+Pi（Gi-1+Pi-1Ci-2）
=Gi+PiGi-1+PiPi-1Ci-2 =Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1…P2G1+PiPi-1…P2P1C0
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
超前进位加法器就是利用上面表达式同时计算出
全加器的逻辑图和逻辑符号如图3―21所示。
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
S & Co ut &
&
&
&
&
&
&
&
A B Cin
∑ CI CO
S Co ut
1 A (a)
1 B
1 Cin (b)
图3―21 (a)逻辑图;(b)逻辑符号
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
都必须等待下一位的进位。这种电路结构简单 ,但运算
速度慢:一个n位串行进位加法器至少需要经过 n个全加 器的传输延迟时间才能得到可靠的运算结果。
第3章 常用组合逻辑电路及MSI组合电路模块的应 用
C3 CO
S3
C2 CO
S2
C1 CO
S1
C0 CO
S0
∑ CI
∑ CI
∑ CI
∑ CI
A 3 B3
A 2 B2
Cin 0 0 0 A 0 0 1 B 0 1 0 S 0 1 1 Cout 0 0 0
0
1 1
1
0 0
1
0 1
0
1 0
1
0 1
1
1
1
1
0
1
0
1
1
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第3章 常用组合逻辑电路及MSI组合电路模块的应 用
由卡诺图可以写出如下函数表达式:
S=Cin AB+Cin AB+Cin AB+Cin AB Cout =AB+Cin A+Cin B=AB+(A+B)Cin
2.多位加法器
实现两个多位二进制数相加的电路称为多位加法 器。根据电路结构的不同 ,常见的多位加法器分为串行
进位加法器和超前进位加法器。
1) 串行进位加法器（行波进位加法器） n位串行进位加法器由n个一位加法器串联构成 ,图 3―22所示是一个四位串行进位加法器。在串行进位加 法器中,采用串行运算方式,由低位至高位,每一位的相加
各位的进位,并同时加到各个全加器的进位输入端,从而 大大提高加法器的运算速度。图3―23是一个四位超前 进位加法器的结构图。
C3 CO S3 ∑ CI CO S2 ∑ CI CO S1 ∑ CI CO S0 ∑ CI
超前进位 电 路
A 3 B3
A 2 B2
A 1 B1
A 0 B0
图3―23 四位超前进位加法器的结构图