Allegro中电源层分割的具体步骤
Allegro-16.6-功能集锦
Allegro 16.6 功能集锦➢在Allegro中增加零件及修改连线关系1.Setup - User Preferences Editor – Logic –logic _edit_enabled的Value勾选2.增加零件：Logic - Part Logic 在Part Modification Area 填入相关信息（也可以在Part Selection Area中找到类似的元器件）单击Add再OK3.修改连接关系：单击元器件焊盘，在右边的Options中选择网络。
或者增加新的网络（Create）编辑网络名（Rename）删除网络名（Remove）➢如何在Allegro中即时显示dynamic length(动态走线长度)对话框Setup - User Preferences Editor – Route – Connect – allegro_etch_length_on勾选➢在Allegro中如何将尖角走线改成圆弧走线1.可以直接画圆弧：右边的Options选项中的Line lock选择Arc并勾选最下面的Replace etch（替换原有走线）2.使用slide命令（移动走线）：右边的Options选项中 Vertex Action中Move改成Arc Corner，去拉动走线➢在Allegro中如何把DRC标记显示为实心Setup - User Preferences Editor – Display – Visual – display_drcfill勾选➢在Allegro中怎么增加和删除泪滴（teardrop）1.增加泪滴（teardrop）:Route – Gloss – parameters... – Fillet and tapered trace勾选，注意勾选前在Fillet and taperedtrace 点击跳出编辑框选择你所需要的对象2.Edit –Delete 右边的Options栏中选择Cline ，在Find栏中Find by name中选择Property ，点击More ,点选Fillet= ,/Apply/OK即可注意：无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行➢如何在Allegro中设置自动存盘系统自动存盘需要用户自己设置，具体方法如下：Setup - User Preferences Editor – File_management – AutosaveAutosave_dbcheck:设置存盘时是否需要数据检查，如果此项设为存盘时需要数据检查则会使存盘时间加长Autosace_time:自动存盘时间设置。
(完整版)Cadenceallegro菜单解释
Cadence allegro菜单解释——file已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。
new新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。
如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。
open打开你所要设计的 PCB文件，或者封装库文件。
recent designs打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。
save保存save as另存为，重命名。
importimport 菜单包含许多项，下面详细解释一下我们经常用到的命令。
logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。
artwork 导入从其他PCB文件导出的.art的文件。
一般很少用词命令。
命令IPF和stream 很少用，略。
DXF 导入结构要素图或者其他DXF的文件。
导入方法如下：点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。
再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。
Allegro教程-17个步骤
Allegro教程-17个步骤Allegro是Cadence推出的先进PCB设计布线工具。
Allegro提供了良好且交互的工作接口和强大完善的功能，和它前端产品CadenceOrCADCapture的结合，为当前高速、高密度、多层的复杂PCB设计布线提供了最完美解决方案。
Allegro拥有完善的Constraint设定，用户只须按要求设定好布线规则，在布线时不违反DRC就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。
软件中的Constraint Manger提供了简洁明了的接口方便使用者设定和查看Constraint宣告。
它与Capture的结合让E.E.电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro 工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。
Allegro除了上述的功能外，其强大的自动推挤push和贴线hug走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。
或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。
用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到Capture线路图中，线路图修改后也可以非常方便地更新到Allegro中；用户还可以在Capture与Allegro之间对对象的互相点选及修改。
对于业界所重视的铜箔的绘制和修改功能，Allegro提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。
对于铺铜也可分动态铜或是静态铜，以作为铺大地或是走大电流之不同应用。
动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定，以达到铜箔对各接点可设不同接续效果或间距值等要求，来配合因设计特性而有的特殊设定。
CadenceallegroPI仿真
CadenceallegroPI仿真PCB中导⼊⽹表后，设置层叠结构（电源层、地层），划分好电源层，接下来：a) 将allegro切换到Allegro PCB PI option XL版本，Analysis->Preference，点开电源完整性选项卡，其中的⼀些常见选项如Min.plane/board area的值（⼩于它的平⾯仿真时直接就忽略了）；b) Analysis->Power Integrity，（第⼀次建⽴会有警告，确定），接下来就是设置了，依次为：板⼦尺⼨->层叠结构->电源层的DC⽹络电压->添加电源层对(可以看到电源层对之间的内部电容)->选择仿真要⽤的的电容->选DCL(decap capacitou library,去耦电容器库)->勾选Board⽂件夹下的各电容（可以看到电容值、ESR、电感、谐振频率）->finish。
如图图1 PI设置向导完后的界⾯c) 选择需要仿真的电源层对，设置该层的纹波，最⼤的变化电流（可以看到该平⾯的⽬标阻抗）->点Single Node Simulation进⾏单节点仿真（不考虑元器件的摆放位置，验证电容的数⽬及型号是否满⾜），如图2：图2 单节点仿真图从图中可以看出，在200M频率内，⿊⾊的线为有电容之后的曲线，它位于⽬标阻抗（黄⾊）线下⾯，说明在200M的频率（⾃⼰理解为PCB 电源层给供电的IC芯⽚的频率）内，电源是完整的。
但实际情况并不⼀定是这样，如图3：图3 在单节点仿真中加实际情况如红⾊的曲线，则应为电源平⾯选⼀个电容的谐振频率为fa的电容，再次仿真之后，会得到有两个峰值的曲线，再加谐振频率等于，峰值对应的横坐标（谐振频率）的电容值即可，依次这样进⾏，直到整条曲线在要求的频率范围之内，位于⽬标谐振频率曲线下⾯。
（在调的时候，不⼀定是⾮得改原理图中电容的⼤⼩，也可适当增加原理图中滤波电容的数量）如蓝⾊曲线，相对于红⾊曲线，其谐振频率不到1M，⽅法同上，不过选这样的电容，电容值都⽐较⼤，如100uF。
Allegro 铺铜、内电层分割
一、Allegro铺铜
1、建议初学者内电层用正片，因为这样就不用考虑flash焊盘，这时候所
有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而如果用负
片，那幺如果做焊盘的时候如果没有做flash焊盘，那幺板子就废了。
2、在外层铺铜：shape–>rectangular然后再option中进行设置
9、铜皮合并，当两块铜皮重叠了以后要进行合并：shape–>mergeshapes
逐个点击各个铜皮，就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相
同网络，别去铜皮都是一种类型（都是动态或者都是静态）
二、Allegro内电层分割
1、在多电源系统中经常要用到
2、在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示
assign net
6、如何手工挖空铜皮：shape–>manual void–>选择形状
7、删除孤岛：shape–>deleteislands–>在option面板点击deleteallon
layer
8、铺静态铜皮：shape–>rectangular–>在option面板选择static solid
3、分割铜皮：add–>line–>在option面板选择class为antietch，
subclass为power，制定分割线线宽（需要考虑相临区域的电压差），如果电
压差较小，用20mil即可，但是如果是+12V与-12V需要间隔宽一
些，一般40~50mil即可。空间允许的话，尽量宽一些。然后用线进行区域划
option去除孤岛
7、尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦
allegro遇到的问题汇总
allegro遇到的问题汇总allegro 遇到的问题汇总避免忘记1、更新封装封装修改后，在allegro下palce--update symbols。
在package symbol下选择要更新的封装。
注意勾选update symbol padstacksIgnore FIXED property。
2、如何批量放置VIA？⽐⽅在TOP层铺了⼀⽚铜到地，然后想规则的放置⼀批VIA将表⾯铺铜区连接到地层，能不能⾃动完成啊？⼿动放很⿇烦也不均与，影响美观CopyFind勾選ViaOption填寫數量，間距。
别⼈整理的还不错原⽂地址/doc/c97b3ffe58fafab069dc02f0.html /BLOG_ARTICLE_3006536.HTM1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。
是什么地⽅需要设置，哪位⼤虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer即可。
allegro小技巧
allegro⼩技巧1. ⿏标设定: 在ALLEGRO视窗LAYOUT时,每执⾏⼀个指令例：Addconnect, Show element等⿏标会跳到Option窗⼝,这样对layout造成不便.1) 控制⾯版＞滑⿏之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话⽅块将滑⿏指标移到预设按钮”设置2. Text path设置: 在ALLEGRO视窗LAYOUT时,不能执⾏⼀些指令：Show element, Tools>report…1) 应急办法：蒐寻⼀个相应的log ⽂档copy 到档案同⼀路径即可.2) Setup>User Preference 之Design_Paths>textpath 项设為：C:\cadance\PSD_14.1\share\pcb/text/views 即可.3. 不能编辑Net Logic.1) Setup>User Perference 之项选择logic_edit_enabled,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?1) logo 中⽂字所產⽣的K/L error,可另外增加⼀个subclass,这样该⽂字不⽤写在ETCH 层,可消除K/L error.2) 有些可忽略的P/P,P/L 的error,可给那些pin 增加⼀个property---NO_DRC,操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?1) “NO DRC”属性只争对不同的⽹络﹐对相同的⽹络要清除ERRO,可设定Same net DRC 為off.6. 如何Add new subclass:1) Setup>Subclass 之Define Subclass 窗⼝选Class,点add”New subclass”通常⽤到的new subclass 有：Geometry\Board Geometry\之Top_notes,Bottom_notes, Gnd_notes, Vcc_notes 等。
Allegro原理图和PCB设计流程学习指南
Allegro原理图和PCB设计流程学习指南一、非电气引脚零件的制作1、建圆形钻孔：1）、parameter：没有电器属性（non-plated）2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点。
二、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔三、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND 层覆铜7、相同的方法完成POWER层覆铜四、Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
五、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
allegro小结_150304
一、关于allegro电源层分割的问题。
1、首先点击Add line, 在options中，active class 和subclass选择，Anti etch和电源层。
Line width设置成40到60个mil，沿着板的边界画一条封闭的线，把板子围起来。
2、改变line width的值，设置成20到30mil。
点击display->color/visibility，在弹出的color
dialog中，设置各个电源网络的颜色。
3、
4、点击add line ，沿着各个网络的边界画线，把相同的区域围起来。
这里需要注意的
是，相邻两个网络的enti etch最好放在中间，便于调整。
5、点击edit->split plane->creat，给每个高亮的部分，赋一个电源网络，摁下enter逐一
挖成即可。
6、
二、关于top层和bottom层，电源铺铜的问题。
1、点击shape,选择shape的形状。
Shape fill的type:为static solid，设置相应的网络net。
在需要画电源铺铜的地方，画一个shape即可。
2、
3、
4、
作者：fanfan
Qq: 1614154666。
Allegro原理图和PCB设计流程学习指南
Allegro原理图和PCB设计流程学习指南一、非电气引脚零件的制作1、建圆形钻孔：1）、parameter：没有电器属性（non-plated）2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点。
二、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。
2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔三、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND 层覆铜7、相同的方法完成POWER层覆铜四、Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
五、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。
Allegro分Partition操作指导
Allegro分Partition操作指导Allegro支持多人协同操作，可以将版本分割成很多个部分，让多人操作，具体操作步骤如下1.Change editor2.选择Team Design，点击OK3.点击place design Partition，选择Create Patitions4.空白的地方右击选择 ADD Rectangle5.选择需要分割的区域6.除了可以画矩形，还可以画异性区域，选择Add Shape7.Option 里面选择需要的角度8.画出自己想要的区域9.画完之后，就会出现Partition10.还可以画多个区域，操作一样11.画好之后把区域导出，place-design partition-Work Flow Manager12.选择需要分出去的Partition，Export13.当前文件夹里面就有两个刚才输出的Partition14.导入如下操作，打开主版本，选择place-design partition-Work FlowManager15.选择刚才输出的Partition，点import16.成功之后如下图This section is describe what the function allegro have ,helpfully could let user know more about allegroAllegro Design and Analysis includes design authoringPCB layout and Library and Design Data ManagementWith. It can ensure the end-to-end design of PCB with high quality and efficiencyRealize smooth data transfer between tools, shorten PCB design cycle, and shorten productMarket time1. Design authoringProvide a flexible logic constraint driven flow, management design rules, network hierarchy,Bus and differential pair.1.1.1 Main features and functionsThrough hierarchical and design "derivation" function, improve the original of complex designMap editing efficiency.Powerful CIS helps users quickly determine part selection andaccelerate design flowAnd reduce project cost.1.2.1 Main featuresSchematic designers and PCB design engineers can work in parallel. Advanced design efficiency improves functions, such as copying the previous schematic design Select multiplexing with or by page. Seamless integration into pre simulation and signal analysis.1.2.2 Main FunctionsProvide schematic diagram and HDL/Verilog design input.Assign and manage high-speed design rules.Support netclasses, buses, extension networks and differential pairs. Powerful library creation and management functions.Allows synchronization of logical and physical designs.Realize multi-user parallel development and version control.Pre integration simulation and signal analysis.Support customizable user interface and enterprise customization development.1.3 o Allegro n Design Publisher1.3.1 Main Features and FunctionsAllows you to share designs with others using PDF files.The entire design is represented in a single, compact PDF format. Improve design readability.Provide content control - users can select the content to be published.1.4 Allegro A FPGA m System Planner1 1.4.1 Main features and functionsComplete and scalable FPGA/PCB collaborative design technology for ideal "Design and correct "pin assignment.Scalable FPGA/PCB protocol from OrCAD Capture to Allegro GXLSame as the design solution.Shorten the optimization pin allocation time and accelerate the PCB design cycle.2. B PCB layoutIt provides expandable and easy to use PCB design (including RFPCB) Then drive PCB design solution. It also includes innovative new automatic deliveryMutual technology can effectively improve the wiring of high-speed interfaces; Apply EDMD (IDX) mode, which makes ECAD/MCAD work smoothly; Execute modern industry standard IPC-2581,Ensure that the design data is simply and high-quality transferred to the downstream link.2.1.1 Main featuresSpeed up the design process from layout, wiring to manufacturing. Including powerful functions, such as design zoning, RF designfunctions and global design rules Stroke.It can improve productivity and help engineers to quickly move up to mass production* g- M4 G8 |6 }9 k7 G2.1.2 Main FunctionsProvide scalable full function PCB design solutions.Enable constraint driven design processes to reduce design iterations. Integrated DesignTrueDFM technology provides real-time DFM inspection. Provide a single, consistent context for management.Minimize design iterations and reduce overall Flex and rigid flexible designCost, and has advanced rigid and flexible design functions.Realize dynamic concurrent team design capability, shorten design cycle, and greatly reduceTime spent in routing, winding and optimization.Provide integrated RF/analog design and mixed signal design environment. Provides interactive layout and component placement.Provide design partitions for large distributed development teams. Realize real-time, interactive push editing of routing.It is allowed to use dynamic copper sheet technology to edit and update in real time.Manage netscheduling, timing, crosstalk, routing by designated layer and area Bundle.Provide proven PCB routing technology for automatic routing.Realize hierarchical route planning and accelerate the completion of design.Shorten interconnect planning and cabling time for high-speed interface intensive design.Provide a comprehensive, powerful and easy-to-use tool suite to help designersEfficient and successful manufacturing switch: DFM Checker is aimed at the company/manufacturerReview the specific rules of manufacturing partners; Used to reduce manufacturing and assembly documentsThe document editing time of the file can reach 70%; The panel editor will assemble the panel designThe intention is communicated to the manufacturing partners; Output design data in various manufacturing formats.3. y Library d and n Design a Data ManagementFor cost-effective projects that need to be delivered on time, it is easy to obtainCurrent component information and design data are critical. library and designData management is a collaborative control of the company's internal cooperation and design processAdvanced functions are provided. As the design cycle shortens and the complexity increases, youThere must be a design approach that increases predictability and accelerates design turnaround.3.1.1 Main featuresReduce time and optimize library development related resources. Improve the precision in the process of parts manufacturing. Q9 b3.1.2 Main functionsReduce time and optimize library development and validation through integrated creation and validation processes Certification related resources.A simple method to develop devices with large pin count can shorten the time from a few days to A few minutes.Powerful graphic editor supports custom shape and spreadsheet import forSchematic symbols are created to ensure the reliability and integrity of data.Supports the import of part information from general industry formats, allowing rapid creation and Update part information.Common library development environment supporting schematic tools from different suppliers, including Mentor Graphics Design Architect and Mentor Graphics Viewdraw。
allegro使用技巧
allegro使⽤技巧allegro 使⽤技巧1. ⿏标设定: 在ALLEGRO视窗 LAYOUT时,每执⾏⼀个指令例：Add connect, Show element等⿏标会跳到Option窗⼝,这样对layout造成不便.1) 控制⾯版＞滑⿏之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话⽅块将滑⿏指标移到预设按钮”设置2. Text path设置: 在ALLEGRO视窗LAYOUT时,不能执⾏⼀些指令：Show element, Tools>report…1) 应急办法：蒐寻⼀个相应的log⽂档copy到档案同⼀路径即可.2) Setup>User Preference之Design_Paths>textpath项设為：C:\cadance\PSD_14.1\share\pcb/text/views即可.3. 不能编辑Net Logic.1) Setup>User Perference之项选择logic_edit_enabled,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?1) logo中⽂字所產⽣的K/L error,可另外增加⼀个subclass,这样该⽂字不⽤写在ETCH层,可消除K/L error.2) 有些可忽略的P/P,P/L 的error,可给那些pin增加⼀个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?1) “NO DRC”属性只争对不同的⽹络﹐对相同的⽹络要清除ERRO,可设定Same net DRC 為off.6. 如何Add new subclass:1) Setup>Subclass之Define Subclass窗⼝选Class,点add”New subclass” 通常⽤到的new subclass有：Geometry\Board Geometry\之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。
ALLEGRO使用教程
ALLEGRO使用教程一． PCB窗口介面介绍运行PCB EDIT 出现对话框注：不同的选项能实现的功能有所不同，一般P C B画板时选择A l l e g r o E x p e r t1.P C B介面2.工具栏其中工具栏的图标在相应的菜单栏中都可以找到，其对应关系如下：红色的文字对应菜单栏的选项。
如果工具栏图标太多或者太少，可以通过菜单View=>Customization=>Toolbar 自己增加或者减少一些不常用的图标3．控制栏说明控制栏主要有三大选择项：Option、Find 和Visibility通过控制面板的Option 标签可选择被激活的类或子类，在Allegro 数据库中，所有元素都有一个类属性（CLASS）或子类属性（SUBCLASS）。
通过控制面板的Find 标签，可以选择各种元素，如Nets、Lines、Vias等，当执行各种命令时，都需要在Find 标签中选择好相应的元素。
以移动命令为例，说明一下“Find”选项含义。
选择菜单Edit=>Move，再看“Find”选项如图所示，其中有多个复选框可供选择，想移动什么东西，一定要将其对应的复选框钩上“√”，比如，如果想要移动元件，首先点击一下“All Off”按钮，关闭所有的复选框，然后再将复选框“Symbols”钩上“√”，就可以对元件进行移动了。
如果要查看某个元件的信息，可以通过Display->Element，或单击图标，然后在Find 标签中选择好相应的元素。
通过控制面板的Visibility 标签，可以选择Etch 、Pin、Via、DRC 的各个子类的可视性。
“Visibility”下的“Views”可以用于快速切换窗口显示，其中的列表项内容是在进行过光绘的输出设置之后，就可以显示出来。
“Visibility”下的“layer”的意思就是对各层进行打开或者关闭显示，将小方框里打上“√”表示打开这层的显示，取消“√”表示不显示该层。
Allegro中电源分割与光绘输出的BUG
Allegro中电源分割与光绘输出的BUG
Allegro版本：16.3（实际用15.7情况一样）
光绘格式：RS274X
在allegro中，若进行了电源分割，如图所示，分割线在anti etch的vcc05层，出光绘时若没有删除分割线（如图1），按照RS274X格式生成的光绘如图2：
图1
图2
对于Vcc05，我们是按照负片的方式出光绘，故实际上载分割线处会显示对应的颜色（当为负片时，有颜色显示时，对应是没有铜皮的）。
而图2中显示的类似一条刮痕一样的线条，显然不对。
在出光绘时，必须删除此anti etch，如图3，此处并非隐藏了anti etch，而是直接将其删除
了。
图3，再次出光绘时，即可得到正确的光绘输出文件。
如图4.
图4
这时allegro的一个bug。
以上为马工实践经验。
以下为网友观点，仅供参考：
我看教材上说RS274X负片不需要加Anti etch，Gerber6x00才需要
因爲X600出GERBER在底片上出現的是ANTI ETCH得切割綫。
而RS274X出的GERBER在底片裏顯示的是鋪銅。
所以RS274X出的GERBER不需要切割綫。
allegro 指定地和电源收起飞线处理方法
allegro 指定地和电源收起飞线处理方法"allegro 指定地和电源收起飞线处理方法"在PCB设计中，allegro 是一种常用的EDA（电子设计自动化）软件工具，用于布局、布线和验证电路板设计。
在设计复杂的电路板时，常常需要使用分立电源，而分立电源的设计则需要进行指定地和电源收起飞线处理。
本文将一步一步回答如何在allegro 中进行指定地和电源收起飞线处理。
第一步：准备工作在开始指定地和电源收起飞线处理之前，确保已经完成以下准备工作：1. 已经完成PCB 设计的布局和布线工作。
2. 已经创建了所有必要的电源和地层，这些层可以通过在Allegro PCB Editor 中创建。
通常，在设计中使用内层2和内层3作为电源和地层，并将这些层分配给电源和地域连接。
第二步：创建电源引脚和地引脚在Allegro PCB Editor 中，创建电源引脚和地引脚并分配到相应的层上，用于确定电源的连接点和地点的位置。
可以通过以下步骤进行操作：1. 在PCB Editor 窗口中，选择Design > Create > Component Symbol 或者使用快捷键S。
2. 弹出的Component Symbol Editor 窗口中，选择Power Symbols 或Ground Symbols，将电源引脚和地引脚分别拖放到合适的位置。
3. 在Properties 对话框中，将引脚分配给相应的电源和地层。
可以使用内层2和3作为电源和地层，这些层可以通过调整层次分配来确定。
第三步：创建电源和地网络在Allegro PCB Editor 中，创建电源和地网络以供信号线连接到电源和地点。
可以通过以下步骤进行操作：1. 在PCB Editor 窗口中，选择Route > Connect > Power or Ground Network 或者使用快捷键N。
2. 弹出的Power or Ground Plane Drawing 工具栏中，选择需要的电源或地层。
allegro 两层板规则
allegro 两层板规则Allegro 两层板规则概述Allegro是一款常用的电路板设计软件，其提供了一系列的规则来帮助工程师设计高质量的电路板。
其中，两层板规则是设计中的重要一环，它涉及到布局、走线、电源和地线的规划等方面。
本文将详细介绍Allegro的两层板规则，以帮助读者更好地应用这些规则进行设计。
布局规则在进行电路板布局时，需要遵循一系列的布局规则以确保电路的性能和可靠性。
首先，需要合理安排元器件的位置，使得信号线的长度尽量短，从而减少信号的衰减和干扰。
其次，需要留出足够的空间来容纳电源和地线，以保证电路的稳定工作。
此外，还需要考虑到散热和EMI（电磁干扰）等因素，以确保电路板的性能符合要求。
走线规则在进行电路板走线时，需要遵循一些基本的走线规则，以确保电路的信号完整性和抗干扰能力。
首先，需要保持信号线与电源和地线的分离，避免它们交叉穿插，从而减少干扰。
其次，需要避免信号线的环形走线，以减少信号的反射和干扰。
此外，还需要遵循一些特殊信号的走线规则，如高速差分信号的匹配长度等。
电源和地线规则在设计电路板时，电源和地线的规划是非常重要的。
首先，需要合理布局电源和地线，使其尽量靠近所需供电的元器件。
其次，需要确保电源和地线的宽度足够，以满足电流要求。
此外，还需要避免电源和地线的交叉穿插，以减少干扰。
同时，还需要考虑到电源和地线的连接方式，如使用平面连接或通过滤波器等方式来提高电路的稳定性。
阻抗控制规则在高速电路设计中，阻抗控制是非常重要的。
为了确保信号的完整性和抗干扰能力，需要控制信号线的阻抗。
Allegro提供了一些阻抗控制规则，可以帮助工程师在设计中实现阻抗的控制。
通过设置合适的线宽和间距，可以实现所需的阻抗值，并确保信号的传输质量。
信号完整性规则在设计高速电路时，信号完整性是一个关键问题。
Allegro提供了一些信号完整性规则，可以帮助工程师解决信号的反射、时钟抖动、串扰等问题。
通过设置合适的终端电阻、衰减器等元件，可以有效地提高信号的完整性，并保证电路的稳定工作。
ALLEGRO基本使用指南
ALLEGRO基本使用指南一．常用术语和概念PCB（Printed Circuit Board）：印刷电路板，指所有具有互关系的元器件放在一块指定大小、形状、由特殊材料叠加而成、实现一定电路功能的线路板。
Symbol：器件封装Pad：焊盘Etch: 线，用于接各pin点以实现物理电路功能。
Line width ：线宽，连接线的宽度。
Spacing: 线距,连接线与连接线、pin等之间的距离。
Outline: 板边Rats:飞线，指释各pin点间连接关系的虚线。
DRC:PCB板上产生短路及各种不符合约束规则时产生的报错标志。
Shape：铜铂Via：过孔Text ：丝印，也称文字.Top 层：PCB板表面层.Bot 层：PCB板底面层.内层：压合在PCB板内的，用于布线和电源使用。
spacingtopFR4In1FR4 内层FR4二．ALLEGRO 菜单的使用File 菜单：File\new命令：建一个文档，如图2—1-1…进行选择;在在Drawing Name 中输入新文档的保存路径及名称，可点击B B r r o o w w s s e e…Drawing_Type：的下拉栏中选择要新建的文档的格式,主要有以下几种：Board/board（wizard)：新建一个。
brd文档；Module：Package symbol:/Package symbol(wizard）:Mechanical symbol：Format symbol:Shape symbol：Flash symbol:本文只介召.brd 文档的建立,其它各模块暂不说明。
File\open命令:打开一个已经存在的文档。
File\save命令：保存一个文档。
File\save as…命令：将文档以其它名字保存。
注意:ALLEGRO 进行此命令后，当前正在编辑的文档也将随这更名。
Import/export命令:此部份将在后面中会介召。
Viewlog…/File viewer…命令：查看ALLEGRO一些命令运行后产生的错误信息，信息以。