触发器和时序逻辑电路习题
第13章触发器及时序逻辑电路习题
1第十三章 触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。
时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。
1． 双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端 Q 和Q 。
2）．有两个稳定状态。
“1”状态和“0” 状态。
通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。
3）．当输入信号不发生变化时，触发器状态稳定不变。
4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。
按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。
各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 名称 逻辑符号次态方程RS 触发器Q R S Q n +=+1=⋅S R 0 （约束方程）JK 触发器1n n n Q JQ KQ +=+D 触发器D Q n =+1T 触发器1n n Q T Q +=⊕T ’ 触发器1n n Q Q +=把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。
2．同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。
（2）各触发器的驱动方程。
（3）时序电路的输出方程。
2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。
3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。
4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。
3．典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。
1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。
寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。
按功能分，寄存器分为数码寄存器和移位寄存器。
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、JK 触发器是________（为1有效边沿有效）。
10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
触发器、时序逻辑电路
第12 章习题12-1填空题1. 数字电路分为组合逻辑和时序逻辑两大类。
2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。
触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。
3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。
4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。
5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。
6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。
7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用字数×位数来表示。
字数指字线的数目，位数指数据线的总的数目。
8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和双向移位寄存器。
9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。
10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。
输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。
11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。
12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。
第14章触发器和时序逻辑电路-习题
第14章 触发器和时序逻辑电路A 选择题14.1.1 触发器如图14.01所示，设初始状态为0，则输出Q的波形为图14.02中的（ ）。
图14.01 习题14.1.1的图 图14.02 习题14.1.1的图14.1.2 触发器如图14.03所示，设初始状态为0，则输出Q的波形为图14.04中的（ ）。
图14.03 习题14.1.2的图 图14.04 习题14.1.2的图14.1.3 图14.05所示的触发器具有（ ）功能。
（1）保持 （2）计数 （3）置1图14.05 习题14.1.3的图14.1.4 在图14.06所示的电路中，触发器的原状态Q1Q0＝01，则在下一个CP作用下，Q1Q0为（ ）。
（1）00 （2）01 （3）10图14.06 习题14.1.4的图 图14.07 习题14.1.5的图14.1.5在图14.07所示的电路中，触发器的原状态Q1Q0＝00，则在下一个CP作用下，Q1Q0为（ ）。
（1）00 （2）01 （3）1014.3.1 图14.08所示的是（ ）计数器。
（1）七进制 （2）八进制 （3）九进制图14.08 习题14.3.1的图14.4.1 由555定时器组成的单稳态触发器如图14.4.2（a）所示，若加大电容C的电容值，则（ ）。
（1）增大输出脉冲u0的幅度（2）增大输出脉冲u0的宽度（3）对输出脉冲u0无影响14.4.2 由555定时器组成的多谐振荡器如图14.4.3（a）所示，欲使振荡频率增高，则可（ ）。
（1）减小C （2）增大R1,R2 （3）增大U CCB基本题14.1.6 当基本RS触发器D R和D S端加上图14.09所示的波形时，试画出Q端的输出波形。
设初始状态为0和1两种情况。
14.1.7 当可控RS触发器CP，S和R端加上图14.10所示的波形时，使画出Q端的输出波形。
设初始状态为0和1两种情况。
图14.09 习题14.1.6的图 图14.10 习题14.1.7的图14.1.8 当主从型JK触发器的CP，J、K端分别加上图14.11所示的波形时，试画出Q端的输出波形。
集成电子技术习题及解析-第二篇第4章
因为D触发器的特性方程为： ,而 触发器的特性方程为 所以 ，所以电路为：
题2.4.14由负边沿JK触发器组成的电路及CP、A的波形如图题2.4.14所示，试画出QA和QB的波形。设QA的初始状态为0。
图题2.4.14
② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；
③ 由求得的状态，画出状态转换图（把所有的状态都画上）；
④ 根据状态转换图，可以画出波形图（时序图）；
⑤得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；
分析时序电路还可以用其它的方法，本题不一一列出。
题2.4.22三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。
(a) 是一个同步计数器，各触发器激励方程
触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从 开始，→001→010→011→100→001
→010， →000， →000
有状态转换图为：
111→000←110所以电路的模是M＝4，采用余1码进行计数
↓ 四分频后，最高位的输出频率为
图题2.4.19
解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
题2.4.20(1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?
触发器练习题
触发器练习题一、判断题1.由逻辑门组成的各种触发器属于电平异步时序逻辑电路（）2、rs、jk、d和t四种触发器中，唯有rs触发器存在输入信号的约束条件（）3、与非门的输入端加有低电平时，其输出端恒为高电平。
（）4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。
（）5.时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还取决于电路的最后状态。
（6）组合逻辑电路的输出只与当时的输入有关，与电路的最后状态无关，没有记忆功能。
（7）触发器是时序逻辑电路的基本单元。
（）8、时序逻辑电路由组合逻辑电路和存储电路构成。
（）9.触发器的反转条件由触发器输入和时钟脉冲决定。
（）10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。
（）11.译码器和比较器属于组合逻辑电路。
12、数字电路可分为组合逻辑电路和时序逻辑电路。
13.全加器是一种逻辑电路，它将两个1位二进制数相加，并考虑低进位。
14.实现相同逻辑功能的逻辑电路可以不同。
15.解码是编码的逆过程。
16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程.17、公式化简法有时不容易判断结果是否最简.18、实现同一逻辑功能的电路是唯一的.19、加法器可以有并行进位加法器.20.七段显示解码器有两个连接：公共阳极和公共阴极显示21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求22.高级有效显示解码器可驱动公共阴极连接数码管23，低级有效显示解码器可驱动公共阳极连接数码管24，高级有效显示解码器可驱动公共阳极连接数码管25，低电平有效显示解码器可以驱动公共阴极连接的数码管26。
由同一CP控制的每个触发器的计数器称为异步计数器（）27。
每个触发器具有不同信号源的计数器称为同步计数器（）28。
一个触发器可以存储两个二进制数（）29和D。
触发器只有时钟脉冲上升沿的有效变化。
时序逻辑电路练习题
一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。
16. 在各种寄存器中，存放N位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
21．集成单稳态触发器的暂稳维持时间取决于。
22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
21章 题库——时序逻辑电路+答案
第21章 触发器和时序逻辑电路一、填空题1、JK 触发器的特性方程为：=+1n Q ________________________。
2、时钟触发器按照结构和触发方式不同可分为：_________、__________、_________和主从式触发器四种。
3、T 触发器的特性方程为=+1n Q _________________。
4、4个触发器组成的寄存器可以存储__________位二进制数。
5、将JK 触发器的J 端连在Q 端上，K 端接高电平。
假设)(t Q =0，则经过50个CP 脉冲作用后，它的状态)50(+t Q =_____。
6、对于时钟RS 触发器，若要求其输出“0”状态保持不变，则输入的RS 信号应为________。
7、组成计数器的各个触发器的状态能在时钟信号到达时同时翻转,它属于__________ 计数器。
（填“同步”或“异步”）8、当JK 触发器的输入J=1，K=0时，触发器的次态Q n+1=____________。
9、若要构成十二进制计数器，最少要用__________个触发器。
10、构成一个模6的同步计数器最少要________个触发器。
11、一个 JK 触发器有____个稳态，它可存储____位二进制数。
二、选择题1、下列触发器中有空翻现象的是_________。
A 、同步式触发器B 、维持阻塞式触发器C 、主从式触发器D 、边沿式触发器 2、在以下各种电路中，属于时序电路的有__________。
A 、译码器B 、计数器C 、数据选择器D 、编码器 3、JK 触发器当J=K=1时，Q n+1=__________。
A 、0B 、1C 、Q nD 、 Q n4、下列触发器中逻辑功能最多是_______。
A 、J-K 触发器B 、D 触发器C 、T 触发器D 、T ′触发器 5、在CP 有效的情况下，当输入端D=0时，则D 触发器的输出端=+1n Q ________。
电子技术习题解答.第8章.触发器和时序逻辑电路及其应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题（十二章，十三章）一、填空题1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二进制数码_________到______6个状态。
二、判断题、1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）2、移位寄存器即可并行输出也可串行输出。
（）3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）4、八位二进制能表示十进数的最大值是256. （）5、表示一位十进制数至少需要二位二进制。
（）6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）8、显示器属于时序逻辑电路类型。
（）9、计数器、寄存器和加法器都属于时序逻辑电路。
（）10、时序逻辑电路具有记忆功能。
（）11、用4个触发器可构成4位二进制计数器。
第七章触发器及时序电路
第七章触发器及时序电路第一节RS触发器一、填空题1触发器具有_______ 个稳定状态，在输入信号消失后，它能保持 __________ 不变。
2、“与非”门构成的基本RS触发器，输入端是 ____________ 和_____________ ；输出端是 _____________ 和_____________________ ，将 _____________ 称为触发器的0状态，称为触发器的1状态。
3、“与非”门构成的基本RS触发器R D =1，S D =0时，其输出状态为 ____ 。
4、触发器电路中，R D端、S D端可以根据需要预先将触发器____________ 或_______ ，而不受的同步控制。
5、同步RS 触发器状态的_________ 与___________ 同步。
二、判断题（正确的在括号中打“，错误的打“X” ））1、触发器只需具备两个稳态功能，不必具有记忆功能。
2、基本RS触发器要受时钟的控制。
3、Q n+1表示触发器原来所处的状态，即现态。
4、当CP处于下降沿时，触发器的状态一定发生翻转。
二、绘图题1、设“与非”门组成的基本RS触发器的输入信号波形如图所示，试在输入波形下方画出Q和Q端的信号波形。
R ----- ----------------------QQ2、已知同步RS触发器的S、R、CP脉冲波形如图所示。
试在它们下方画出Q端的信号波形（设触发器的初始状态为0）R -------------- ---------Q第二节JK触发器一、填空题1、在时钟脉冲的控制下，JK触发器根据输入信号J、K的不同情况，具有______、、和功能。
2、在时钟脉冲下，JK触发器输入端J = 0、K = 0时，触发器状态为_________ ; J= 0、K = 1时，触发器状态为 ________ ; J= 1、K = 0时，触发器状态为_______ ;J= 1、K = 1时，触发器状态随CP脉冲的到来而。
《时序逻辑电路》单元基础练习题
《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有功能。
在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。
2、主从型触发器可以避免现象的产生。
3、触发器按照逻辑功能来分，类型主要有、、和，以及只具有功能的计数型触发器。
4、与非门构成的基本RS触发器的约束条件是R+S不能为。
5、触发器电路中，S D端、R D端可以根据需要预先将触发器或，而不受的同步控制。
6、JK触发器具有、、和逻辑功能。
7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。
其输出状态仅取决于CP 或时触发器的状态。
8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。
9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。
10、常用于接收、暂存、传递数码的时序电路是。
存放n位二进制数码需要个触发器。
11、能实现操作的电路称为计数器。
计数器按CP控制方式不同可分为计数器和计数器。
进制计数器是各种计数器的基础。
12、一个完整的数字译码显示电路通常由，，和四部分组成。
13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。
14、计数电路还常用作器。
15、在频率测试电路中，若在0.0002s内，显示器显示为1000，则待测频率为KH Z。
二、选择题1、基本RS 触发器电路中，触发脉冲消失后，其输出状态（ ）A ：恢复原状态B ：保持现状态C ：出现新状态D ：不能确定 2、触发器与组合逻辑电路比较（ ）A ：两者都有记忆能力B ：只有组合逻辑电路有记忆能力C ：只有触发器有记忆能力D ：两者都没有记忆能力 3、在图中，由JK 触发器构成了（ ）A ：D 触发器B ：基本RS 触发器C ：T 触发器D ：同步RS 触发器 4、D 型触发器逻辑功能为（ ）A ：置0、置1B ：置0、置1、保持C 、保持、计数D ：置0、置1、保持、计数 5、下列真值表为JK 触发器的真值表的是（A 、B 为输入）（ ）6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP 脉冲作用下，并行输出的状态为（ ）A ：1111B ：0111C ：0011D ：1001 7、下列电路中不属于时序电路是（ ）A ：同步计数器B ：数码寄存器C ：译码器D ：异步计数器 8、为了提高电路抗干扰能力，触发脉冲宽度是（ ）A ：越宽越好B ：越窄越好C ：无关的J KC A B C D9、不能完成计数功能的逻辑图为（ ）A B C D 10、如图对该触发器波形图说法正确的是（ ）A ：第1时钟脉冲Q 状态错 CP 1 2 3 4B ：第2时钟脉冲Q 状态错C ：第3时钟脉冲Q 状态错 CPD ：第4时钟脉冲Q 状态对 Q 11、下列说法错误的是A ：JK 触发器的特性方程是Q n+1=J Q n +K Q nB ：n 进制计数器，所计最大十进数为n-1。
第十二章 时序逻辑电路 5.31
时序逻辑电路习题一、判断题1.由JK触发器和逻辑门电路可构成数码寄存器。
（）2.寄存器的功能是统计输入脉冲个数。
（）3.用4个触发器可以构成4位二进制计数器。
（）4.用4个触发器可以构成4位十进制计数器。
（）5.同步计数器的计数速度低于异步计数器。
（）6.触发器是功能最简单的时序逻辑电路。
（）二、选择题1、属于组合逻辑电路的部件是（）。
A、编码器 B、寄存器 C、触发器 D、计数器1.下列电路中不属于时序电路的是（）A．同步计数器B．数码寄存器 C．组合逻辑电路D．异步计数器2.如果一个寄存器的数码是“同时输入，同时输出”，则该寄存器是采用（）A．串行输入 B．并行输入输出 C．串行输入、并行输出 D．并行输入、串行输出3.右移寄存器在连续送入的CP脉冲作用下，存放的数码是（）A．从低位到高位串行输入，串并行输出 B．从低位到高位并行输入，串并行输出C．从高位到低位串行输入，串并行输出 D．从高位到低位并行输入，串并行输出4. 左移寄存器在连续送入的CP脉冲作用下，存放的数码是（）A．从高位到低位，串行输入，串并行输出B．从高位到低位，并行输入，串并行输出C．从低位到高位，串行输入，串并行输出D．从低位到高位，并行输入，串并行输出5.8421 BCD码0110表示十进制数为( )A．15 B．8 C．6 D．426.表示十进制数的10个数码，需要二进制数码的位数是（）A．2位 B．4位 C．3位D．10位三、综合题如图所示电路是用D触发器构成的4位二进制加法计数器。
试根据计数脉冲的顺序画出Q3、Q2、Q1、Q0的波形图。
8.试分析图所示电路的逻辑功能，它是哪种类型的计数器？列出连续八个CP脉冲作用下，输出端Q2、Q1、Q0状态表（设计数器原有状态为000）。
1.分析如图所示的两个计数器电路，说明这两个分别是多少进制的计数器（十进制计数器74160的功能表如下表）。
画出有效状态转换图。
2．图（a）中CP的波形如图（b）所示。
(完整版)第21章触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路191、触发器按其工作状态是否稳定可分为( b )。
(a)RS 触发器，JK 触发器，D 触发器，T 触发器；(b)双稳态触发器，单稳态触发器，无稳态触发器；(c)主从型触发器，维持阻塞型触发器。
192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。
(a)置“1”； (b)置“0”； (c)保持原状态。
A193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。
(a)1t ； (b)2t ； (c)3t 。
C S Rt 1t 2t3194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。
(a)200Hz ； (b)400Hz ； (c)100Hz 。
195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。
(a)具有计数功能； (b)置“0”； (c)置“1”。
A196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。
(a)具有计数器功能； (b)置“0”； (c)置“1”。
A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q是“0”的瞬间为( a )。
(a) 1t ； (b)2t ； (c)3t 。
C t 1t 2t 3198、逻辑电路如图所示，它具有( a )。
(a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。
199、逻辑电路如图所示，它具有( b )。
(a)D 触发器功能； (b)T 触发器功能；(c)T'触发器功能。
200、时序逻辑电路与组合逻辑电路的主要区别是( c )。
(a)时序电路只能计数，而组合电路只能寄存；(b)时序电路没有记忆功能，组合电路则有；(c)时序电路具有记忆功能，组合电路则没有。
201、寄存器与计数器的主要区别是( b )。
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第14章 触发器和时序逻辑电路
一、选择题：
1、相同计数器的异步计数器和同步计数器相比,一般情况下( ) A. 驱动方程简单 B. 使用触发器个数少 C. 工作速度快 D. 以上都不对
2、n 级触发器构成的环形计数器,其有效循环的状态数是( )
A. n 个
B. 2个
C. 4个
D. 6个
3、下图所示波形是一个( )进制加法计数器的波形图。
试问它有( )个无效状态。
A .2； B. 4 ； C. 6； D. 12
4、设计计数器时应选用（ ）。
A ．边沿触发器
B ． 基本触发器
C ．同步触发器
D ．施密特触发器
5、一块7490十进制计数器中,它含有的触发器个数是( )
A. 4
B. 2
C. 1
D. 6
6、n 级触发器构成的扭环形计数器,其有效循环的状态数是( )
A. 2n 个
B. n 个
C. 4个
D. 6个 7、时序逻辑电路中一定包含（ ）
A.触发器
B.组合逻辑电路
C.移位寄存器
D.译码器 8、用n 个触发器构成计数器，可得到的最大计数长度为（ ） A. 2n B.2n C.2
n D. n
9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（ ）
A.右移二位
B.左移一位
C. 右移二位
D.左移一位
10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（ ）
X/Z
0/0
1/1
A. 0101
B.1011
C.0111
D.1000 11、、一位8421BCD 码计数器至少需要（ ）个触发器
A. 4
B. 3
C.5
D.10
P
Q1 Q2 Q3
12、利用中规模集成计数器构成任意进制计数器的方法有( ABC )
A.复位法
B.预置数法
C.级联复位法
13、在移位寄存器中采用并行输出比串行输出（）。
A.快
B.慢
C.一样快
D.不确定
14、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A. 5
B.4
C.6
D. 3
15、在下列逻辑电路中，不是组合逻辑电路的有（）。
A. 寄存器
B.编码器
C.全加器
D. 译码器
16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。
A. 15
B.12
C. 8
D.16
17、有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）。
A.1011--0110--1100--1000—0000
B.1011--0101--0010--0001—0000
C.1011--0111--1110—1101—1011
D.1011—1101—1110—1111--1111
18、时钟RS触发器的触发时刻为( )
A.CP＝0期间
B.CP＝1期间
C.CP上升沿
D.CP下降沿
19、若有一个Ｎ进制计数器, 用复位法可以构成Ｍ进制计数器, 则Ｍ( )Ｎ。
A. <
B. >
C.＝
20、一个四位二进制码减法计数器的起始值为1001, 经过100 个时钟脉冲作用
之后的值为:( )
A. 0101
B.0100
C.1101
D. 1100
21．描述时序逻辑电路功能的两个重要方程式是（）。
A、状态方程和输出方程
B、状态方程和驱动方程
C、驱动方程和特性方程
D、驱动方程和输出方程
S 为（）。
22．由与非门组成的RS触发器不允许输入的变量组合R
A、00
B、01
C、10
D、11
23. 双稳态触发器的类型有（）
A、基本RS触发器；
B、同步RS触发器；
C、主从式触发器；
D、前三种都有。
24. 存在空翻问题的触发器是（）
A、D触发器；
B、同步RS触发器；
C、主从JK触发器。
二、判断题：
1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。
（）
2、构成一个7进制计数器需要三个触发器。
（）
3、当时序电路存在无效循环时该电路不能自启动。
（）
4、构成一个7进制计数器需要三个触发器。
（）
5、当时序电路存在无效循环时该电路不能自启动。
（）
6、同步时序电路具有统一的时钟CP控制。
（）
7、有8个触发器数目的二进制计数器，它具有256个计数状态。
（）
8、.N进制计数器可以实现N分频；（）
9、寄存器是组合逻辑器件。
（）
10、寄存器要存放n位二进制数码时，需要n2个触发器。
（）
23+的计数器。
（）
11、3位二进制计数器可以构成模值为1
12、十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。
（）
13、寄存器是组合逻辑器件。
（）
14、寄存器要存放n位二进制数码时，需要n2个触发器。
（）
23+的计数器。
（）
15、3位二进制计数器可以构成模值为1
16、十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。
（）
三、简述题
1、时序逻辑电路和组合逻辑电路的区别有哪些？
2、何谓“空翻”现象？抑制“空翻”可采取什么措施？
四、分析题：
1．写出图示逻辑图中各电路的状态方程。
2．74LS161是同步4位二进制加法计数器，其逻辑功能表如下，试分析下列电路是几进制计数器，并画出其状态图。
74LS161逻辑功能表
答案
一、选择题 1-20中3.C A 、 其余均是A
21．B 22．D 23. D 24. B
二、判断题 1、（ √ ）2、（ √ ）3、（ √ ）4、（ √ ）5、（ √ ）6、（ √ ）7、（ √ ） 8、.（√ ）9、 × ）10、（ ×）11、（ × ）12、 （ √ ）13、 （ × ） 14、（ × ）15、（ × ）16、（ √ ） 三、简述题
1、时序逻辑电路和组合逻辑电路的区别有哪些？
答：主要区别有两点：时序逻辑电路的基本单元是触发器，组合逻辑电路的基本单元是门电路；时序逻辑电路的输出只与现时输入有关，不具有记忆性，组合逻辑电路的输出不仅和现时输入有关，还和现时状态有关，即具有记忆性。
2、何谓“空翻”现象？抑制“空翻”可采取什么措施？
答：在一个时钟脉冲为“1”期间，触发器的输出随输入发生多次变化的现象称为“空翻”。
空翻造成触发器工作的不可靠，为抑制空翻，人们研制出了边沿触发方式的主从型JK 触发器和维持阻塞型的D 触发器等等。
这些触发器由于只在时钟脉冲边沿到来时发生翻转，从而有效地抑制了空翻现象。
四、分析题：
1.解：（a ）Q n+1 （b ）Q n+1=D （C ）Q n+1 （d ）Q n+1 （e ）Q n+1
CP
“1” “1” “1”
2．解：
1．当74LS161从0000开始顺序计数到1010时，与非门输出“0”，清零信号到来，异步清零。
（2分）
2．该电路构成同步十进制加法计数器。
（2分）
3．状态图（4
4．Q1、Q2的波形各3分。