抢答器实验报告

题目：四路智能抢答电路班级：姓名：学号：成员日期：2010.12.26目录一.设计目的````````````````````````````````````````````````````````````````二.设计要求````````````````````````````````````````````````````````````````三.方案论证与比较```````````````````````````````````````````````````````四.设计原理`````````````````````````````````````````````````````````````````五.硬件制作与调试````````````````````````````````````````````````````````六.设计小结````````````````````````````````````````````````````````````````七.参考目录````````````````````````````````````````````````````````````````一、设计目的1.了解555集成定时器的电路结构及原理功能。

2.学习用555集成定时器组成一些常见应用电路。

3.学习数字逻辑等电路设计方法，熟知计时计数器、译码器和计时门控电路的工作原理及特点。

4.熟悉数字电路系统的计算机仿真设计方法及调试技术，进一步了解有关集成电路的功能和使用方法。

5.通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。

二、设计要求1.设计一个25秒限时的四路抢答器并且时间是可调的，在抢答过程中可以暂停2.要具有复位、锁存等功能。

3.设置一个系统清除和抢答控制开关S，该开关由主持人控制。

4．抢答器具有锁存与显示功能。

即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。

选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

5. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如25秒）。

当主持人启动“开始”键后，定时器进行减计时。

6. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。

7. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示0。

三、方案论证与比较方案一：各路选手抢答后产生的高低电平直接经过优先编码电路，然后经过锁存器（74LS279）、译码电路到七段数码管的同时，由秒脉冲产生电路产生的秒脉冲驱动定时电路工作，主持人开关通过控制电路来实现对整体电路的调节。

本类定时抢答器的总体方案框图如图1所示。

方案二：将抢答按钮与锁存器相连，使得输入锁存器（74LS373）的是各位选手的高低电平，而非经过优先编码后的BCD码。

然后经优先编码、译码电路后显示在数码管上；同时，由主持人开关及其他部分的线路通过门电路实现对抢答电路和定时电路的控制。

本设计方案的总体方案框图如图2所示。

3、方案三：各路选手抢答后产生的高低电平直接进入74ls75触发器进行优先编码及锁存，译码电路到七段数码管的同时，由555定时器秒脉冲产生电路产生的秒脉冲驱动、十进制同步加减计数器74LS192减法计数电路、74ls47译码器和2个7段数码管即相关电路定时电路工作，主持人开关通过控制电路来实现对整体电路的调节。

对比三种方案可知，第二种方案更为简便直观一些，因此我选择第二种方案进行设计。

四、设计原理1.本电路由抢答电路、定时电路、报警电路、秒脉冲产生电路等几部分组成。

抢答电路完成基本的抢答功能，即抢答开始后，当选手按动抢答键时能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答；定时电路的主要功能是完成定时抢答；报警电路的主要功能是完成对无效抢答的报警、选手抢答后的提示以及倒计时结束的提示。

2.抢答器和显示电路如图一所示：电路选用优先编码器 74LS148 、锁存器 74LS373 和74LS47译码器来完成。

该电路主要完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号（显示电路采用七段数字数码显示管）；二是禁止其他选手按键，其按键操作无效。

当其中一个选手按下抢答按钮时，锁存器74LS373马上就将该选手的号数锁定并将该选手的数字通过74LS47译码器译码，再在数码管上显示出来。

3.定时电路如图二所示部分主要由555定时器秒脉冲产生电路、十进制同步加减计数器74LS192减法计数电路和2个4段数码管即相关电路组成。

具体电路如图3-2所示。

两块74LS192实现减法计数，然后显示到数码管上，其时钟信号由时钟产生电路提供。

4总电路图如图三所示：五、硬件制作与调试硬件制作：先仿真电路实验后，再将电路进行排版设计电路的接法及放置。

等全部的安排工作都做好了后就进行电路的焊接工作，焊电路的时候先不要全部一起焊出来，先一部分一部分焊，然后对焊好的先进行调试，看其是否能不能正常工作，如果能够正常工作就进行下一部分电路的焊接；如果不能让正常工作则对其进行检查，直到电路可以用为止。

完成了对每一部分电路的单独焊接并且都可以用后，再将每一部分电路进行连接，使其成为完整的电路。

调试：再焊电路的过程中出现过定时电路不能进行准时的定时，然后对其进行了调试及其检查是555定时器没接好，然后将其接好了后再试试了下就可以用了。

实物图如图四：六、设计小结：本系统是一个可供4人抢答的抢答器,当主持人按下禁止抢答的开关时,抢答被禁止.如果在此期间选手将不能抢答;当控制开关断开时抢答允许,此时若有人抢答,数码显示器将显示抢答者的组数,提示主持人抢答已经完成.本次设计是本人第一次运用数字电路模拟实际的东西。

因而在许多方面都还不熟练,不如说对一些元器件的功能还不完全了解，不能熟练运用，因而不能完全的一次性设计好该电路。

不过通过本次的课程设计我学到了学多的知识，学会了Multisim的一些基本使用方法，培养了我们独立思考问题解决问题的能力，加深了我们对数电、模电知识的理解，巩固了我们的学习知识，有助于我们今后的学习。

总之，在这次的课程设计过程中，我收获了很多，即为我的以后学习设计有很大的帮助，也为将来的人生之路做好了一个很好的铺垫。

七．参考目录：1.2. 数电设计基础图一抢答器和显示电路图二定时电路图三总电路图图四实物图1、抢答电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FENG ISPORT(CP,CLR:IN STD_LOGIC;Q:OUT STD_LOGIC);END FENG;ARCHITECTURE FENG_ARC OF FENG ISBEGINPROCESS(CP,CLR)BEGINIF CLR='0'THENQ<='0';ELSIF CP'EVENT AND CP='0'THENQ<='1';END IF;END PROCESS;END FENG_ARC;图五抢答电路波形2、锁存电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCKB ISPORT(D1,D2,D3,D4:IN STD_LOGIC;CLK,CLR:IN STD_LOGIC;Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC);END LOCKB;ARCHITECTURE LOCK_ARC OF LOCKB ISBEGINPROCESS(CLK)BEGINIF CLR='0'THENQ1<='0';Q2<='0';Q3<='0';Q4<='0';ALM<='0';ELSIF CLK'EVENT AND CLK='1'THENQ1<=D1;Q2<=D2;Q3<=D3;Q4<=D4;ALM<='1';END IF;END PROCESS;END LOCK_ARC;图六锁存波形3、倒计时电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT ISPORT(CLK,EN:IN STD_LOGIC;H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SOUND:OUT STD_LOGIC);END COUNT;ARCHITECTURE COUNT_ARC OF COUNT ISBEGINPROCESS(CLK,EN)V ARIABLE HH,LL:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF CLK'EVENT AND CLK='1'THENIF EN='1'THENIF LL=0 AND HH=0 THENSOUND<='1';ELSIF LL=0 THENLL:="0101";HH:=HH-1;ELSELL:=LL-1;END IF;ELSESOUND<='0';HH:="0010";LL:="0101";END IF;END IF;H<=HH;L<=LL;END PROCESS;END COUNT_ARC;图七倒计时波形4、译码显示LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DISP ISPORT(D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END DISP;ARCHITECTURE DISP_ARC OF DISP ISBEGINPROCESS(D)BEGINCASE D ISWHEN"0000"=>Q<="0111111";WHEN"0001"=>Q<="0000110";WHEN"0010"=>Q<="1011011";WHEN"0011"=>Q<="1001111";WHEN"0100"=>Q<="1100110";WHEN"0101"=>Q<="1101101";WHEN"0110"=>Q<="1111101";WHEN"0111"=>Q<="0100111";WHEN"1000"=>Q<="1111111";WHEN"1001"=>Q<="1101111";WHEN OTHERS=>Q<="0000000";END CASE;END PROCESS;END DISP_ARC;图八译码器波形总电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY QDQ ISPORT (X:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CP,CLK,A,B:IN STD_LOGIC;L:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);D:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);M:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE ONE OF QDQ ISSIGNAL P:STD_LOGIC_VECTOR(2 DOWNTO 0):="000"; SIGNAL O:STD_LOGIC_VECTOR(3 DOWNTO 0):="0101"; SIGNAL I:STD_LOGIC_VECTOR(3 DOWNTO 0):="0010"; SIGNAL Y:STD_LOGIC_VECTOR(6 DOWNTO 0):="1011011"; SIGNAL T:STD_LOGIC_VECTOR(6 DOWNTO 0):="1101101"; SIGNAL R:STD_LOGIC;BEGINPROCESS(X,CP,CLK,A,B,P,O,I,T,Y,R)IF RISING_EDGE(CP) THENIF A='1' THENR<='0';M<="1111110";Y<="1011011";T<="1101101"; END IF;IF B='1' THENR<='1';END IF;CASE P ISWHEN "000"=>P<=P+'1';WHEN "001"=>P<=P+'1';WHEN "010"=>P<="000";WHEN OTHERS =>NULL;END CASE;IF CLK='1' AND R='1' THENO<=O-'1';IF O="0000" AND I="0000" THENR<='0';ELSIF O="0000" THENO<="1001";I<=I-'1';END IF;END IF;IF O="0000" THEN Y<="1111110";ELSIF O="0001" THEN Y<="0110000";ELSIF O="0010" THEN Y<="1101101";ELSIF O="0011" THEN Y<="1111001";ELSIF O="0100" THEN Y<="0110011";ELSIF O="0101" THEN Y<="1011011";ELSIF O="0110" THEN Y<="1011111";ELSIF O="0111" THEN Y<="1110000";ELSIF O="1000" THEN Y<="1111111";ELSIF O="1001" THEN Y<="1111011";END IF;IF I="0000" THEN T<="0110000";ELSIF O="0001" THEN T<="0110000";ELSIF O="0010" THEN T<="1101101";END IF;IF P="001" THENL<=Y;ELSIF P="010" THENL<=T;IF R='1' THENCASE X ISWHEN "0001"=>R<='0';M<="0110000";WHEN "0010"=>R<='0';M<="1101101";WHEN "0100"=>R<='0';M<="1111001";WHEN "1000"=>R<='0';M<="0110011";WHEN OTHERS=> NULL;END CASE;END IF;END IF;END PROCESS;D<=P;END;图九总电路。