实验一、半加器、全加器实验报告

三、实验内容
1.根据半加器、全加器的真值表，求出输出函数。
2.使用原理图设计法，设计半加器、全加器的电路，并下载验证其真值表。
四、预习要求：写出半加器、全加器的真值表
1． 半加器的真值表(根据输入，写出输出)
输入
输出
a
b
0
0
0
1
1
0
1
1
sh
ch
根据真值表写出半加器的逻辑表达式：
Sh=
Ch=
2.全加器的真值表（根据输入，写出输出）
实验一、 半加器 全加器设计 实验报告
专业班级：
学号：
姓名：
一、实验目的
1.初步掌握 Quartus 开发系统的使用 2.掌握原理图的设计方法 3．掌握组合逻辑电路的设计方法，理解组合电路的特点 二、实验原理
加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并
求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低 位来的进位，即相当于将三个一位二进制数相加的电路。
半加器：
输入输出端口
实验仪器输入输出
对应 FPGA 管脚
a（输入）
K1（开关）
b（输入）
K2（开关）
S（输出）
D1
C（输出）
D2
全加器:
输入输出端口
实验仪器输入输出
对应 FPGA 管脚
a（输入）
K1（开关）
b（输入）
K2（开关）
Ci(输入)
K3(开关)
S（输出）
D1
C（输出）
D2
（6）再次编译 （Processing/start compilation）
（7）编程下载 （tools/programmer）
2.验证半加器、全加器的真值表。
根据管脚锁定的方案，操作仪器，记录数据。
半加器： 全加器：
输入
a
b
0
0
0
1
1
0
1
1
输出
sh
ch
输入
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输出
si
ci
思考组合逻辑电路的特点： 六、实验总结（总结本次实验收获，实验中应该注意的事项）
（3）在原理图编辑窗口输入半加器、全加器原理图，保存文件。
在编辑窗口中
可调出器件库的对话框，保存文件时，保存在工程文件的文
件夹中，文件名直接使用
。
（4）工程编译（Processing/start compilation）
（5）锁定管脚 (Aassignments/pins)
写出半加器、全加器输入输出管脚锁定的方案：
工程文件必须保存在
，建立工程文件时注意选择使用的器件的 device family
是
， device 名称是
。
（2）在工程文件中添加源文件（file/new）
在出现的对话框中,选择 Design Files 中的选择
（Block Diagram/Schematic File /
VHDL file），打开图形编辑器。
输入
输出
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
si
ci
1
0
0
1
0
1
1
1
0
源自文库
1
1
1
Si=
Ci=
思考组合逻辑电路的设计方法：
3. 半加器、全加器原理图
五、操作步骤
1. 使用 Quartus II 原理图输入方式，将半加器、全加器的原理图输入到计算机中，
具体实验步骤：
（1）建立工程文件（File/New project wizard…）