实验一、半加器、全加器实验报告
实验一、半加器、全加器实验报告
（7）编程下载 （tools/programmer）
2.验证半加器、全加器的真值表。
根据管脚锁定的方案，操作仪器，记录数据。
半加器： 全加器：
输入
a
b
0
0
0
1
1
0
1
1
输出
sh
ch
输入
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输出
si
ci
思考组合逻辑电路的特点： 六、实验总结（总结本次实验收获，实验中应该注意的事项）
实验一、 半加器 全加器设计 实验报告
专业班级：
学号：
姓名：
一、实验目的
1.初步掌握 Quartus 开发系统的使用 2.掌握原理图的设计方法 3．掌握组合逻辑电路的设计方法，理解组合电路的特点 二、实验原理
加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并
求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低 位来的进位，即相当于将三个一位二进制数相加的电路。
工程文件必须保存在
，建立工程文件时注意选择使用的器件的 device family
是
， devicBiblioteka 名称是。（2）在工程文件中添加源文件（file/new）
在出现的对话框中,选择 Design Files 中的选择
（Block Diagram/Schematic File /
数电实验报告半加全加器
数电实验报告半加全加器实验目的：掌握半加器和全加器的原理和应用，了解半加器和全加器的构造和工作原理。
实验器材：逻辑电路实验箱、7400四与非门、7402四与非门、7408四与门、7432四或门、7447数码显示器、开关、电源、跳线等。
实验原理：半加器和全加器是数字电路中常用的基本逻辑电路，用于对二进制进行加法运算，主要用于数字电路中的算术逻辑单元(ALU)。
1.半加器实验原理：半加器是一种能够对两个二进制位进行加法运算的电路。
半加器有两个输入端和两个输出端，输入端分别为A和B，输出端分别为S和C。
其中，A和B分别为要加的两个二进制数位，S为运算结果的个位，并且用S=A⊕B表示；C为运算结果的十位（进位），C=A·B表示。
半加器的真值表和逻辑符号表达式如下：```A，B，S，C0，0，0，00，1，1，01，0，1，01，1，0，1```2.全加器实验原理：全加器是一种能够对两个二进制位和一个进位信号进行加法运算的电路。
全加器有三个输入端和两个输出端，输入端分别为A、B和Cin，输出端分别为S和Cout。
其中，A和B分别为要加的两个二进制数位，Cin 为上一位的进位信号，S为运算结果的个位，并且用S=A ⊕ B ⊕ Cin表示；Cout为运算结果的十位（进位），Cout=(A·B) + (A·Cin) + (B·Cin)表示。
全加器的真值表和逻辑符号表达式如下：```A ，B ， Cin ， S ， Cout0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1```实验步骤：1.首先，按照实验原理连接逻辑门实验箱中的电路。
将7400四与非门的1、2号引脚分别连接到开关1、2上，将开关3连接到7400的3号引脚，将开关4连接到7400的5号引脚，将7400的6号引脚连接到LED1上，表示半加器的进位输出。
eda实验报告 全加器
eda实验报告全加器EDA实验报告：全加器一、引言在数字电路设计中，全加器是一种基本的组合逻辑电路，用于实现两个二进制数的加法运算。
全加器的设计和性能对于数字电路的正确性和效率至关重要。
本实验报告将介绍全加器的原理、设计方法以及实验结果。
二、全加器的原理全加器是由两个半加器和一个额外的输入引脚组成的。
它可以实现三个二进制输入数的相加运算，并输出相应的和与进位。
1. 半加器半加器是一个简单的组合逻辑电路，用于实现两个二进制数的相加运算。
它有两个输入引脚A和B，分别代表两个二进制数的对应位，一个和输出引脚S和一个进位输出引脚C。
半加器的真值表如下所示：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1可以看出，和输出引脚S等于A和B的异或运算结果，进位输出引脚C等于A 和B的与运算结果。
2. 全加器全加器是由两个半加器和一个额外的输入引脚组成的。
它有三个输入引脚A、B 和Cin，分别代表两个二进制数的对应位以及上一位的进位，两个输出引脚S 和Cout，分别代表相加结果的和以及当前位的进位。
全加器的真值表如下所示：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1可以看出，和输出引脚S等于A、B和Cin的异或运算结果，进位输出引脚Cout等于A、B和Cin的与运算结果与A和B的或运算结果的与运算结果。
三、全加器的设计方法全加器的设计可以使用逻辑门电路实现。
常用的逻辑门包括与门、或门、非门和异或门。
根据全加器的真值表，可以使用这些逻辑门组合来实现全加器。
1. 使用逻辑门实现半加器半加器可以使用异或门和与门来实现。
异或门用于计算和输出引脚S，与门用于计算和输出引脚C。
2. 使用逻辑门实现全加器全加器可以使用两个半加器和一个或门来实现。
两个半加器分别用于计算和输出引脚S和C1，或门用于计算和输出引脚Cout。
组合逻辑电路实验报告(半加器全加器及逻辑运算)
实验目的 1、 掌握组合逻辑电路的功能测试。 2、 验证半加器和全加器的逻辑功能。 3、 学会二进制数的运算规律。 实验步骤 半加器： 组合逻辑功能路功能测试。 用两片 74LS00 组成图 2-3 所示的逻辑电路。 用两片 74LS00 按左图在实验箱上连接好电路。 图中 A、B、C 分别接电开关，Y1、Y2 接发光二极管并观察。 记录实验测量数据： A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y1 0 0 1 1 1 1 1 1 Y2 0 1 1 1 0 1 0 0
全加器： 具体实验步骤： 1. 在实验箱上用 74LS86（异或门）和 74LS00 按左图连接电路。 2. 图中 A、B 接电平开关，Y、Z 接发光二极管显示。 3. 通电，并按 A、B 不同的电平低得出பைடு நூலகம்下结论： A B Y Z 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1
实验一 半加器全加器的设计
实验一半加器和全加器EDA设计一、实验目的1.熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法；2.通过半加器和全加器的设计把握利用原理图输入设计电子线路的详细流程。
二、实验原理1.半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。
半加器的逻辑函数式为式中A和B是两个相加的二进制数，So是半加和，Co是向高位的进位数。
表1为半加器真值表。
半加器真值表：a b so c o0 0 0 00 1 1 01 0 1 01 1 0 1半加器的卡诺图2.全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。
式中，Ai 和Bi是两个相加的1为二进制数，Ci-1是由相邻低位送来的进位数，S I 是本位的全加和，CI是向相邻高位送出的进位数。
下为全加器的真值表：全加器真值表：a b Cf co10 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1全加器的卡诺图四、实验内容和步骤1.（1）打开MUXPLUS错误！未找到引用源。
,选择”File”→”New”,在弹出的”New”对话框中选择”File Type”中为原理图编辑输入项”Graghic Editor file”,按”OK”后将打开原理图输入编辑窗。
（2）在原理图编辑窗中的任何一个位置右击鼠标，将快捷菜单，选择其中的输入元件项”Enter Symbol”。
（3）用鼠标双击元件库”Libraries”中的c:\muxplus2\max2lib\prim项（假设Muxplus2安装在C盘）。
在”Symbol Files”窗口即可看到基本逻辑元件库prim中的所有元件。
为了设计半加器，分别调入元件and2,not,xnor,input和output并连接好。
如图8-3，8-4所示。
然后分别在input和output的PINNAME 上双击使其变黑色，再用键盘分别输入各引脚名：a,b,co,so。
组合逻辑电路(半加器全加器及逻辑运算)实验报告
《数字电路与逻辑设计实验》实验报告实验名称：组合逻辑电路(半加器全加器及逻辑运算)实验器材（芯片类型及数量）7400 二输入端四与非门，7486 二输入端四异或门，7454 四组输入与或非门一、实验原理1、组合逻辑电路的分析方法：（1）从输入到输出，逐步获取逻辑表达式（2）简化逻辑表达式（3）填写真值表（4）通过真值表总结出该电路的功能（5）选择芯片型号，绘制电路图，测试并验证之前的分析是否正确2、组合逻辑电路的设计方法：（1）根据实际逻辑问题的因果关系，定义输入输出变量的逻辑状态（2）根据设计要求，按逻辑功能列出真值表，填写卡诺图（3）通过卡诺图或真值表得到逻辑表达式（4）根据逻辑方程式画出图表，进行功能试验二、实验内容及原理图1、完成与非门、异或门、与或非门逻辑功能测试。
2、测试由异或门和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知，半加器和位Y是A、B的异或而进位Z是A、B相与，故半加器可用一个继承异或门和两个与非门构成如图2.1。
AYBZ图2.1 半加器电路结构图（1）按照图2.1完成电路连接。
（2）按照表2.1改变A 、B 状态，并填表。
3、 测试全加器的逻辑功能。
SiG9CiA iB iC i-1图2.2 全加器电路结构图（1）写出图2.2的逻辑功能表达式（Y S i C i ） Y = Ai ⊕ Bi Si = Ai ⊕ Bi ⊕ Ci -1 Ci = AiBi + (Ai ⊕ Bi) Ci -1 （2）根据逻辑功能表达式列出真值表（3）按原理图选择与非门并接线测试，将结果记入表2.2。
4、 用异或、与或非门和与非门实现全加器的逻辑功能。
全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。
（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。
Y = Ai ⊕ Bi Si = Ai ⊕ Bi ⊕ Ci -1 Ci = AiBi + (Ai ⊕ Bi) Ci -1（2）找出异或门、与或非门和与非门器件按自己画的图接线。
实验一：半加器与全加器实验
实验一：半加器与全加器实验（1）实验目的与任务目的：理解半加器、全加器原理；掌握加法器Verilog编写方法；熟悉基于Quartus II软件的Verilog代码文本输入设计流程。
任务：基于Quartus II软件和EDA实验箱完成全加器的设计、仿真与硬件测试。
（2）实验设备带有windows操作系统和Quartus II软件的PC机一台；EDA实验箱一台（包含电源线和下载线）。
（3）实验内容基于Quartus II软件使用Verilog HDL设计半加器与全加器，并进行仿真和硬件测试。
硬件测试方案：使用拨码开关SW1（被加数）、SW2（加数）和SW3（进位输入）作为输入，以发光二极管LED0（和）和LED1（进位输出）作为输出。
拨动SW1、SW2和SW3，LED0和LED1显示正确。
原理图：注意：原理图中的SW0、SW1、SW2应该为实验箱上的SW1、SW2、SW3。
（4）实验步骤①运行Quartus II软件，编写半加器和全加器的Verilog代码，并保存（半加器保存为h_adder.v，全加器保存为f_adder.v）。
②创建工程，工程名为f_adder，把h_adder.v和f_adder.v添加到工程中，选择目标芯片为Cyclone III系列的EP3C120F780C8，不使用第三方EDA工具。
③编译。
④使用Quartus II自带的仿真工具对全加器进行时序仿真（打开波形编辑器，设置仿真时间50us，波形文件存盘f_adder.vwf，将工程f_adder的端口信号节点选入波形编辑器中，总线数据格式设置和参数设置，编辑输入波形数据，启动仿真器，观察仿真结果）。
⑤引脚锁定。
⑥编译文件（产生JTAG编程文件f_adder.sof（掉电丢失）；并通过转换得到JTAG间接编程文件f_adder_file.jic（掉电不丢失））下载，硬件测试，随意拨动实验箱中的SW1、SW2和SW3，观察LED0和LED1的变化。
(VHDL实验报告)一位半加器,全加器的设计
A
8
五、实验步骤
（一）半加器的设计
3、管脚分配
1）点击 Assignments 菜单下面的 Assignment Editor，进入到 引脚分配窗口。将弹出的窗口中的 All 改成 pin ，再点击 List， 在 Nodes Found窗口会出现所有信号的名称，点击中间的按钮则 Selected Nodes 窗口下方出现被选择的端口名称。双击 OK 按钮， 完成设置。进入管脚分配窗口。如下图所示：
A
14
五、实验步骤
（二）全加器的设计
4、对设计文件进行仿真(步骤同“半加器的设计”)
全加器中Ci的周期是b的两倍，b的周期是a的两倍。实验仿真波形如下 所示：
5、从设计文件到目标器件的加载（步骤同“半加器的设计”）
A
15
五、实验步骤
（三）补充“全加器的设计”。从设计文件到模块符号的 创建。
实验要求创建文件时底层文件用文本输入，顶层文件用图形输 入，即需要将底层的已经设计好的文本文件生成一个模块符号文件作 为自己的功能模块符号在顶层调用，该符号就像图形设计文件中的任 何其它宏功能符号一样可被高层设计重复调用。
2）依照“硬件与 FPGA 的管脚连接表”分配对应的输入管脚名 ，依照“LED灯与FPGA管脚连接表”分配对应的输出管脚名。本次实 验的分配关系是：（输入端 a、b分别对应的 FPGA 管脚名为 H8、J8 ，输出端 c、s分别对应的 FPGA 管脚名为 G13 、G15），如下图所 示：
3）分配完管脚后，再次进行一次全编译，使分配的管脚有效。
5）指定仿真器设置，在仿真过程中有时序仿真和功能仿真之分，在这里 介绍功能仿真。在 QUARTUSII软件中选择 Processing>Simulator Tool 命 令，打开仿真器工具窗口，如下图所示。
《数字电路》组合逻辑电路(半加器全加器及逻辑运算)实验
《数字电路》组合逻辑电路（半加器全加器及逻辑运算）实验一、实验目的1、掌握组合逻辑电路的功能测试。
2、验证半加器和全加器的逻辑功能。
3、学会二进制数的运算规律。
二、实验设备74LS00 二输入端四与非门 3片74LA86 二输入端四异或门 1片74LS54 四组输入与或非门 1片数字电子技术试验箱三、实验内容及步骤1、组合逻辑电路功能测试。
（1）用2片74LS00组成图5-1所示逻辑电路。
为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。
（2）图中A、B、C接电平开关（K1、K2、K3），Y1、Y2接发光管（L1、L2）电平显示。
（3）按表5-3要求，改变A、B、C的状态，填表并写出Y1、Y2逻辑表达式。
（4）将运算结果与理论值比较。
图5-1表5-3=A+A’BY1Y=A’B+B’C22、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B 相与，故半加器可用一个集成异或门和二个与非门组成，如图5-2。
（1）在实验仪上用异或门和与非门接成以上电路。
A、B接电平开关K1、K2；Y、Z接电平显示（L1、L2）。
（2）按表5-4要求改变A、B状态，填表。
图5-2 表5-43、测试全加器的逻辑功能。
（1）写出图5-3电路的逻辑表达式。
（2）根据逻辑表达式列真值表。
（表5-5）（3）根据真值表画逻辑函数Si 、Ci的卡诺图。
图5-3（4）填写表5-5各点状态。
表5-5四、实验心得组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。
组合逻辑电路是指在任何时刻,输出状态只决定于同一时刻各输入状态的组合,而与电路以前状态无关,而与其他时间的状态无关。
分析方法：1、根据逻辑电路写出逻辑表达式。
2、逻辑表达式化简。
3、根据逻辑表达式画出真值表。
与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。
半加器全加器的工作原理和设计方法实验报告
半加器全加器的工作原理和设计方法实验报告
一、实验目的
1、了解数字电路的基本运算电路，如半加器和全加器。
二、实验器材
集成电路IC：74LS86、74LS83A、定时器CD4017
三、实验原理
1、半加器
半加器的功能是对两个二进制位的加法进行部分运算，即进行逐位相加，得到次位的进位信号和本位的和信号，半加器的运算法则如下：
• 0+0=0，S=0，C=0
其中，S为和信号，C为进位信号。
半加器的逻辑电路图如图1所示：
其中，传输门XOR gate为异或门，SUM为和信号输出端，CARRY为进位信号输出端。
2、全加器
图2. 全加器逻辑电路图
四、实验内容
将集成电路74LS86的引脚定义为X1、X2、不连、SUM、CARRY，输入进位信号CARRY 为不连，依次连接如图3所示，将本位输入信号接到X1和X2引脚上，再将SUM和CARRY 引脚接到示波器上，调节示波器显示参数，观察和进位信号输出情况。
将全加器的电路图按照原理图进行布线，如图4所示：
五、实验结果
将X1和X2输入信号分别输入1和0，观察示波器上和进位信号输出情况如图5所示：
图5. 半加器实验结果
该结果表明，1+0=1，和信号S=1，进位信号C=0，符合半加器的逻辑运算法则。
3、实验验证了半加器和全加器的逻辑运算法则和逻辑电路设计方法。
组合数电实验报告
实验名称：组合逻辑电路实验实验日期：2023年11月5日实验班级：电子信息科学与技术专业XX班实验人数：5人一、实验目的1. 理解组合逻辑电路的基本概念和组成。
2. 掌握逻辑门电路的基本功能及其应用。
3. 学会使用逻辑门电路实现基本的组合逻辑功能。
4. 熟悉实验仪器的使用方法和注意事项。
二、实验原理组合逻辑电路是由逻辑门电路组成的，其输出仅与当前输入有关，而与输入的历史状态无关。
常见的组合逻辑电路包括半加器、全加器、编码器、译码器、数据选择器等。
三、实验内容1. 半加器实验：- 使用异或门和与门实现半加器。
- 测试半加器的逻辑功能，包括输出结果和进位信号。
2. 全加器实验：- 使用半加器和与门实现全加器。
- 测试全加器的逻辑功能，包括输出结果和进位信号。
3. 编码器实验：- 使用逻辑门电路实现3-8编码器。
- 测试编码器的逻辑功能，包括输入和输出之间的关系。
4. 译码器实验：- 使用逻辑门电路实现2-4译码器。
- 测试译码器的逻辑功能，包括输入和输出之间的关系。
5. 数据选择器实验：- 使用逻辑门电路实现4选1数据选择器。
- 测试数据选择器的逻辑功能，包括输入和输出之间的关系。
四、实验步骤1. 半加器实验：- 按照实验原理图连接电路，包括异或门、与门和输入输出端口。
- 给定输入信号，观察输出结果和进位信号是否符合半加器的逻辑功能。
- 记录实验结果。
2. 全加器实验：- 按照实验原理图连接电路，包括半加器、与门和输入输出端口。
- 给定输入信号，观察输出结果和进位信号是否符合全加器的逻辑功能。
- 记录实验结果。
3. 编码器实验：- 按照实验原理图连接电路，包括逻辑门电路和输入输出端口。
- 给定输入信号，观察输出结果是否符合3-8编码器的逻辑功能。
- 记录实验结果。
4. 译码器实验：- 按照实验原理图连接电路，包括逻辑门电路和输入输出端口。
- 给定输入信号，观察输出结果是否符合2-4译码器的逻辑功能。
半加器和全加器实验报告
半加器和全加器实验报告数电实验报告半加全加器实验二半加/减器与全加/减器一、实验目的:(1)掌握全加器和半加器的逻辑功能。
(2)熟悉集成加法器的使用方法。
(3)了解算术运算电路的结构。
二、实验设备:1、74LS00(二输入端四与非门)2、74LS86(二输入端四异或门)3、数字电路实验箱、导线若干。
(74LS00引脚图)三、实验原理:两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
A表示被加数，B表示加数，S表示半加和，Co 表示向高位的进位。
全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。
四、实验内容:用74LS00和74LS86实现半加器、全加器的逻辑电路功能。
(一)半加器、半减器M=0时实现半加，M=1时实现半减，真值表如下:(74LS86引脚图)(半加器图形符号)2、S?B?A?A?BC?B(A?M)(二)全加器、全减器S?A?B?Ci-1Ci?BCi-1?(M?A)(B?C)五、实验结果半加器:S?B?A?A?B C?B(A?M)全加器:S?A?B?Ci-1Ci?C1M?C2M其中C1?(A?B)Ci?1?AB，C2?(AB)Ci?1?AB为了方便，以下Ci?1用C表示CI?(AB?AB)CM?(AB?AB)CM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?ABM?ABM?ABCM?ABCM?ABCM?ABCM?(ABCM?ABCM?ABCM?ABCM ?BC?ABCM?ABCM?ABCM?ABCM?(M?A)(B?C)(BC)则Ci?BCi-1?(M?A)(B?C)六、心得体会本次实验做的是半加/减器和全加/减器两个电路，比上次实验复杂很多，因此充满了挑战性。
实验过程中，我认识到了在利用给定的电子元件进行实验设计来实现某一种或多种功能时，对电路的化简非常重要，而且要符合给定元件的限定条件，只有将电路化简成为能够与给定元件相符的情况下才能达到实验目的。
加法器实验报告
加法器实验报告一、实验目的本次实验的主要目的是深入理解加法器的工作原理，通过实际搭建和测试加法器电路，掌握数字电路中加法运算的实现方法，并观察和分析不同类型加法器的性能特点。
二、实验原理（一）半加器半加器是实现两个一位二进制数相加的基本单元，它不考虑来自低位的进位输入。
半加器的逻辑表达式为：和｀S ＝ A ⊕ B` ，进位｀C ＝ A ∧ B` ，其中｀A` 和｀B` 是两个输入位，｀⊕｀表示异或运算，｀∧｀表示与运算。
（二）全加器全加器则考虑了低位的进位输入。
其逻辑表达式为：和｀S ＝（A ⊕ B) ⊕ C_in` ，进位｀C_out ＝（A ∧ B) ∨（（A ⊕ B) ∧ C_in)｀，其中｀C_in` 是来自低位的进位输入。
（三）多位加法器多位加法器可以通过级联多个全加器来实现。
常见的多位加法器有串行加法器和并行加法器。
串行加法器逐位进行加法运算，速度较慢；并行加法器同时对各位进行加法运算，速度较快。
三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS86（异或门）、74LS08（与门）、74LS00（与非门）等3、导线若干四、实验内容与步骤（一）半加器的实现1、选择合适的集成电路芯片，按照半加器的逻辑表达式搭建电路。
2、连接输入信号｀A` 和｀B` ，使用逻辑电平开关提供 0 和 1 的输入。
3、观察输出信号｀S` 和｀C` 的电平状态，记录不同输入组合下的输出结果。
（二）全加器的实现1、依据全加器的逻辑表达式，使用集成电路芯片搭建电路。
2、分别设置输入信号｀A`、｀B` 和｀C_in` 的电平，观察并记录输出信号｀S` 和｀C_out` 的状态。
（三）4 位并行加法器的实现1、通过级联 4 个全加器构建 4 位并行加法器。
2、为两个 4 位输入数设置不同的二进制值，观察输出的和以及进位情况。
五、实验数据与结果分析（一）半加器实验数据｜输入 A ｜输入 B ｜和 S ｜进位 C ｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜从数据可以看出，半加器的输出结果符合预期的逻辑关系。
《数字电路》组合逻辑电路(半加器全加器及逻辑运算)实验报告
《数字电路》组合逻辑电路（半加器全加器及逻辑运算）实验一、实验目的1、掌握组合逻辑电路的功能测试。
2、验证半加器和全加器的逻辑功能。
3、学会二进制数的运算规律。
二、实验原理数字电路分为组合逻辑电路和时序逻辑电路两类。
任意时刻电路的输出信号仅取决于该时刻的输入信号，而与信号输入前电路所处的状态无关，这种电路叫做组合逻辑电路。
分析一个组合电路，一般从输出开始，逐级写出逻辑表达式，然后利用公式或卡诺图等方法进行化简，得到仅含有输入信号的最简输出逻辑函数表达式，由此得到该电路的逻辑功能。
两个一位二进制数相加，叫做半加，实现半加操作的电路称为半加器。
两个一位二进制数相加的真值表见表5-1，表中Si表示半加和，Ci表示向高位的进位，Ai、Bi表示两个加数。
表5-1 半加器真值表从二进制数加法的角度看，表中只考虑了两个加数本身，没有考虑低位来的进位，这也就是半加一词的由来。
由表5-1可直接写出半加器的逻辑表达式：+、Ci=AiBi由逻辑表达式可知，半加器的半加和Si是Ai、Bi的异或，Si=AiBi AiBi而进位Ci是Ai、Bi相与，故半加器可用一个集成异或门和一个与门组成。
两个同位的加数和来自低位的进位三者相加，这种加法运算就是全加，实现全加运算的电路叫做全加器。
如果用Ai、Bi分别表示A、B两个多位二进制数的C-表示低位（第i-1位）来的进位，则根据全加运算的规则可列出真第i位，1i值表如表5-2。
表5-2 全加器的真值表利用卡诺图可求出Si 、Ci 的简化函数表达式：i i i i-1i i i i i i S =A B C C =(A B )C +A B ⊕⊕⊕可见，全加器可用两个异或门和一个与或门组成。
如果将数据表达式进行一些变换，半加器还可以用异或门、与非门等元器件组成多种形式的电路（见图5-2，图5-3）。
三、实验仪器及材料 器件：(1) 74LS00 二输入端四与非门 3片 (2) 74LA86 二输入端四异或门 1片 (3) 74LS54 四组输入与或非门 1片四、实验内容及步骤1、组合逻辑电路功能测试。
数字进位电路实验报告(3篇)
第1篇一、实验目的1. 理解和掌握数字进位电路的基本原理和设计方法。
2. 掌握全加器、半加器等进位电路的逻辑功能及其在实际应用中的重要性。
3. 熟悉数字电路实验箱的使用方法，提高动手实践能力。
二、实验原理数字进位电路是数字电路中一种重要的基本单元，用于实现多位数的加法运算。
在二进制加法运算中，每一位的相加可能会产生进位，因此需要使用进位电路来实现进位的传递。
1. 半加器：半加器是数字进位电路的基础，它由一个异或门和一个与门组成。
异或门用于实现两个一位二进制数的加法运算，与门用于产生进位输出。
2. 全加器：全加器在半加器的基础上增加了来自低位的进位输入，能够实现多位数的加法运算。
全加器由两个异或门、两个与门和一个或门组成。
3. 多位加法器：多位加法器由多个全加器级联而成，能够实现任意位数的加法运算。
三、实验仪器与材料1. 数字电路实验箱2. 74LS00 二输入端四与非门3. 74LS86 二输入端四异或门4. 74LS54 四组输入与或非门5. 74LS283 四位二进制超前进位全加器6. 数字万用表7. 直流电源四、实验步骤1. 半加器搭建：(1) 将异或门74LS86的输入端A和B分别连接到实验箱上的两个输入端。
(2) 将异或门的输出端Y连接到与门74LS00的输入端。
(3) 将与门的输出端Z连接到实验箱上的一个输出端。
(4) 测试半加器的逻辑功能，验证其能否实现两个一位二进制数的加法运算。
2. 全加器搭建：(1) 将两个异或门74LS86的输入端A、B分别连接到实验箱上的三个输入端。
(2) 将两个异或门的输出端Y连接到与门74LS00的输入端。
(3) 将与门的输出端Z连接到另一个与门74LS00的输入端。
(4) 将第二个与门的输出端Z连接到或门74LS00的输入端。
(5) 将或门的输出端Y连接到实验箱上的一个输出端。
(6) 测试全加器的逻辑功能，验证其能否实现两个一位二进制数加上一个进位的加法运算。
半加器、全加器实验
实验报告实验项目：半加器、全加器实验时间：2020.6.26 教师签字：批阅时间：7.3 综合成绩：93课程目标1权重课程目标2权重课程目标3权重课程目标4权重课程目标5权重课程目标6权重课程目标7权重实验目的1.学习用异或门组成二进制半加器和全加器，并测试其功能。
2．测试集成4位二进制全加器7483的逻辑功能。
3．学习用7483构成加减法电路。
实验设备Multisim工具软件13.0版实验原理或相关知识1．1位半加器半加器实现两个一位二进制数相加，并且不考虑来自低位的进位。
输入是A和B，输出是和S和进位CO。
半加器的电路图如图2-2-3所示。
其逻辑表达式是：ABCOBABABAS=⊕=+=图1半加器电路图2．全加器全加器实现1位二进制数的加法，考虑来自低位的进位，输入是两个一位二进制数A、B和来自低位的进位次CI，输出是S和向高位的进位CO，逻辑表达式是：I I I O IC B A AB BC A C B A AB C C B A S )(⊕+=++=⊕⊕=3．4位加法器7483是集成4位二进制加法器，其逻辑功能是实现两个4位二进制数 相加。
输入是0123A A A A 、0123B B B B 和来自低位的进位CI ，输出是0123S S S S 和向高位的进位CO 。
图 3 异或门功能测试1．7486型异或门功能测试图3中任一个异或门进行实验，输入端接逻辑开关，输出端接LED 显示。
将实验结果填入表1中，并判断功能是否正确，写出逻辑表达式。
图 3 异或门功能测试2．用异或门构成半加器电路如图4所示，输入端接逻辑开关，输出端接LED 显示。
将实验结果填入表2中，判断结果是否正确，写出和S 及进位CO 的逻辑表达式。
图 4 半加器3．一位二进制全加器(1) 将1位二进制全加器的真值表填入表3中。
(2) 写出和S 及进位CO 的逻辑表达式。
(3) 将逻辑表达式化简成合适的形式，画出用7486和7400实现的电路图。
一位全加器半加器的实验报告
一、实验原理
全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。
该电路有3个输出变量，分别是两个加数Ai，Bi和一个低进位Ci—-1,2个输出变量。
分别是本位Si和向高进位Ci。
二、实验过程
1，使用中小规模集成电路来设计组合电路是最常见的逻辑电路。
根据设计任务的要求建立输入，输出变量，并列出真值表。
2设计步骤，
1）根据题意列出真值表，再填入卡诺图。
2）由卡诺图得出逻辑表达式，并演化成“与非”的形式
3）根据逻辑表达式画出用“与非门”构成的逻辑电路
4）用实验验证逻辑功能
在实验装置适当位置选定3个14插座，按照集成块定位标记插好集成块74LS20
按图接好，输入端至逻辑开关。
实验提示：
对于非门而言，如果一个与门中的一条或几条如入引脚不被使用，则需将他们接高电平，如果一个与门不被使用，则需将此与门的至少一条输入引脚接低电平。
三、实验数据
半加器功能测试
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1 全加器功能测试
A i
B i
C i S i C i+1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 00 1
1 1 1 0 1
四、实验所得
学会了全加器，半加器的接法，从原理上懂得了选择器的使用方法。
半加器全加器
浙江万里学院实验报告
课程名称：电子技术基础
实验名称：半加器与全加器实验专业班级：
一、实验目的
1.学习使用异或门组成半加器和全加器；
2.测试集成4位二进制全加器74LS83的逻辑功能。
二、实验内容
1.用异或门和与非门构成半加器(电路如图所示)
半加器输入、输出关系表
2.用异或门和与非门构成全加器
（其他图类似，省略）
全加器输入、输出关系
3.74LS83型4位二进制加法器功能测试(电路图如图所示)
（其他图都是类似的，所以就省略）
4.用74LS83实现十六进制到BCD码的转换
(其他图类
似，所以省略) 实验小结
通过实验异或门和非门构成的半加器和全加器的实验，让我掌握了两种门是如何构成全、半加器，怎么实现逻辑功能，通过课上连接的实物电路图和课下的仿真得到数据，通过数据分析得到了所要预期的结果和功能；然后通过74LS83型4位二进制加法器和74LS83的十六进制到BCD 码的转换这2个实验，明白了74LS83加法器的逻辑功能，但是74LS83的十六进制到BCD 码的转化由于比较复杂，通过和同学、老师交流解决了一些难点，并且通过仿真得到了实验结果。
全加器的设计实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉Quartus II软件的使用，包括原理图输入、编译、仿真和编程下载等操作。
3. 培养动手实践能力和团队合作精神。
二、实验原理全加器是一种能够处理两个二进制数相加，并考虑来自低位进位信号的组合逻辑电路。
一个n位全加器可以由n个1位全加器级联而成。
本实验设计一个1位全加器，其原理如下：1. 半加器：半加器是全加器的基础，它只考虑两个一位二进制数的相加，不考虑来自低位进位数的运算电路。
半加器的输出包括一个和位S和一个进位位C。
2. 全加器：全加器由两个半加器和一个或门组成。
当输入两个一位二进制数A和B以及一个来自低位的进位信号Cin时，全加器的输出包括一个和位S和一个进位位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验内容和步骤1. 创建工程：在Quartus II中创建一个新工程，命名为“全加器设计”。
2. 设计原理图：在原理图编辑窗口中，从元件库中分别选取两个半加器（HAdder）和一个或门（Or），并按照全加器的逻辑表达式连接起来。
3. 编译工程：完成原理图设计后，进行编译操作。
Quartus II将对原理图进行综合、实现和编程下载等步骤。
4. 仿真：在仿真环境中，通过输入不同的A、B和Cin值，观察全加器的输出S和Cout是否符合预期。
5. 下载编程：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
四、实验结果与分析1. 仿真结果：在仿真环境中，我们分别输入以下值进行测试：A B Cin0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1仿真结果显示，全加器的输出S和Cout与预期逻辑表达式相符。
2. 硬件测试结果：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
测试结果与仿真结果一致，说明全加器设计正确。
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专业班级：
学号：
姓名：
一、实验目的
1.初步掌握 Quartus 开发系统的使用 2.掌握原理图的设计方法 3．掌握组合逻辑电路的设计方法，理解组合电路的特点 二、实验原理
加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并
求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低 位来的进位，即相当于将三个一位二进制数相加的电路。
（3）在原理图编辑窗口输入半加器、全加器原理图，保存文件。
在编辑窗口中
可调出器件库的对话框，保存文件时，保存在工程文件的文
件夹中，文件名直接使用
。
（4）工程编译（Processing/start compilation）
（5）锁定管脚 (Aassignments/pins)
写出半加器、全加器输入输出管脚锁定的方案：
三、实验内容
1.根据半加器、全加器的真值表，求出输出函数。
2.使用原理图设计法，设计半加器、全加器的电路，并下载验证其真值表。
四、预习要求：写出半加器、全加器的真值表
1． 半加器的真值表(根据输入，写出输出)
输入
输出
a
b
0
0
0
1
1
0
1
1
sh
ch
根据真值表写出半加器的逻辑表达式：
Sh=
Ch=
2.全加器的真值表（根据输入，写出输出）
半加器：
输入输出端口
实验仪器输入输出
对应 FPGA 管脚
a（输入）
K1（开关）
b（输入）
K2（开关）
S（输出）
D1
C（输出）
D2
全加器:
输入输出端口
实验仪器输入输出
对应 FPGA 管脚
a（输入）
K1（开关）
b（输入）
K2（开关）
Ci(输入)
K3(开关)
S（输出）
D1
C（输出）
D2
（6）再次编译 （Processing/start compilation）
工程文件必须保存在
，建立工程文件时注意选择使用的器件的 device family
是
， device 名称是
。
（2）在工程文件中添加源文件（file/new）
在出现的对话框中,选择 Design Files 中的选择
（Block Diagram/Schematic File /
VHDL file），打开图形编辑器。
输入
输出
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
si
ci
1
0
0
1
0
1
1
1
0
1
1
1
Si=
Ci=
思考组合逻辑电路的设计方法：
3. 半加器、全加器原理图
五、操作步骤
1. 使用 Quartus II 原理图输入方式，将半加器、全加器的原理图输入到计算机中，
具体实验步骤：
（1）建立工程文件（File/New project wizard…）
（7）编程下载 （tools/programmer）
2.验证半加器、全加器的真值表。
根据管脚锁定的方案，操作仪器，记录数据。
半加器： 全加器：
输入
a
b
0
0
0
1
1
0
1
1
输出
sh
ch
输入
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输出
si
ci
思考组合逻辑电路的特点： 六、实验总结（总结本次实验收获，实验中应该注意的事项）