Verilog HDL 之 顺序脉冲发生器
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/****************************** 分频模块*************************************/
`timescale 1 ns / 1 ps
module qu_dou ( clk ,rst , a ,b );
input clk ;
wire clk ;
input rst ;
input a ;
wire a ;
output b ;
reg b ;
reg [31:0] cnt ;
reg clkout ;
always @ ( posedge clk or negedge rst )
begin
if ( rst == 1'b0 )
cnt <= 0 ;
else begin if ( a==1'b1 ) begin
if ( cnt >= 32'd3000000 )
b <= 1 ;
else
cnt <= cnt + 1'b1 ;
end
else begin b <= 1'b0 ;
cnt <= 0 ;
end
end
end
endmodule
`timescale 1 ns / 1 ps
module pulsegen ( Q ,clr ,clk ,sysclk , rst);
input clr ;
wire clr ;
input clk ;
wire clk ;
input sysclk ;
wire sysclk ;
input rst ;
wire rst ;
output [7:0] Q ;
wire [7:0] Q ;
reg [7:0] temp ;
reg x;
/***************** 例化去抖模块*************************************/ wire clk_r ;
qu_dou qu_dou (
.clk (sysclk) ,
.rst (rst) ,
.a (clk),
.b (clk_r));
//******************************************************************** assign Q =temp;
always @ ( posedge clk_r or posedge clr )
begin
if ( clr==1)
begin
temp <= 8'b00000001;
x= 0 ;
end
else
begin
x<= temp[7] ;
temp <= temp<<1 ;
temp[0] <=x;
end
end
endmodule