数字电路课件第五章

L L H H
工作模式 使能和读锁存 器 （传送模式） 锁存和读锁存 器 锁存和禁止输 出
内部锁存器 状 态
L
输 出 Qn L H
L H 高阻 高阻
H
L L × ×
H
L* H* × ×
H
L H × ×
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器
5.3.2 维持阻塞触发器 *5.3.3 利用传输延时的触发器
5.3.4 触发器的动态特性
5.3 触发器的电路结构和工作原理
1. 锁存器与触发器
E
锁存器在E的高(低)电平期间 对信号敏感
E
触发器在CP的上升沿(下降 沿)对信号敏感
在VerilogHDL中对锁存器与 触发器的描述语句是不同的
CP
CP
G2 ≥1 S Q
器最终稳定状态也不能确定。 0 约束条件: SR = 0
1
2）工作波形
置1 置0
S R Q Q
3）用与非门构成的基本SR锁存器
、
a.电路图
b.功能表
c.国际逻辑符号
S
≥1 Q
R S
1 1 1 0
Q
不变
Q
不变
S R
S R
Q Q
1
0 1 SR = 0
0
1
不定
≥1
R
Q
0 0 约束条件:
1. 逻辑门控D锁存器 逻辑电路图
R E 1 ≥1 & D S G3 Q3 G1 G4 & Q4 G2 ≥1 Q
国际逻辑符号
D
G5
1D C1
Q
E
Q
Q
逻辑功能 D锁存器的功能表
R =S G 4 & Q4 E 1 & Q3 D S= D G 3 ≥1 G1 Q G2 ≥1 Q
E
D
Q
Q
功能
0
1 1
× 不变 不变
D
S C1 1D R S C2 2D R
国际逻辑符号
1Q 1Q 2Q 2Q
SD
L H L
RD H
入 CP × × × CP ↑ ↑
输 出 D × × × D L H Q H L H Qn+1 L H
Q
L H H
Q n 1 H
L L
SD
H H
RD
H H
L
具有直接置1、直接置0，正边沿触发的D功能触发器
2、数字逻辑分析 ——电路具有记忆1位二进制数据的功能。 如Q=1 如Q=0
G1 0 VI1 1
VO1
Q1 1
G1 VI11 1
VO1
Q0 0
1
1 VO2 G2
VI2
Q 0
0
1 VO2 G2
VI2
Q 1
3. 模拟特性分析
O1 = I2
I1 = O2
υO1(=υI2) 稳态点 (Q=1) d G
Q 1
G6
D
0
&
Q4 D
G4
当CP =1 D信号不影响 S 、 的状态，Q的状态不变 R
G1 & 1
置1维持线
Q1
置0 阻塞线
& G2
Q 2 1 S 0 G5 &
0 Q 1
Q
CP
置1 阻塞线 置0维持线
1
G3 3 &
Q30 R 1 & G6
D
& G4
Q4
在CP脉冲的上升沿到来瞬间使触发器的状态变化
D G1 1 TG 1TG Q
TG2
C
G1 1
Q
1 G3 1 C G4 G2 1
Q C
2
1 G2
Q
1 G2
Q
E
(d) 工作波形
C D TG
1
TG C C
2
G1 1 TG TG 1 C
Q
D E Q
Q
E
G3 1
C
G4 G2 1 C
Q
3. D锁存器的动态特性
定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
G1 & Q1
响应输入D和 置0维持线 CP信号
CP
& G2
Q2 S
G5 &
Q
根据 S R 确定 触发器的状态
G3 Q3 R &
&
C G6
Q
D
& G4
Q4
2、工作原理 CP = 0
G1 & 1
Q1 D Q21 S G5 & 5
Q4= D Q1 = D Qn+1=Qn
CP
&
Q
0
G2 G3
3 &
Q 31 R
& G6
Q
D信号存于Q4
D & G4
Q4 D
D 信号进入触发器,为状态刷新作好准备
当CP 由0 跳变为1
Q n1 D
在CP脉冲的上升沿，触法器按此前的D信号刷新
G1 & 1 Q1 D Q 2D S 1 G5 &
&
G2 CP G3 3 &
Q 0
Q3 R 0 & D
0 1 0 1 1 0
保持
置0 置1
ቤተ መጻሕፍቲ ባይዱ
G5
E=0 E=1
不变 D=0 D=1 S =0 R=1
Q=0
S =1 R=0
Q=1
2. 传输门控D锁存器
(a) 电路结构
C D TG1 C C
C
(b) E=1时
G1 1
(c) E=0时
TG2导通， TG1断开 Q 不变
D TG
1 TG 2
Q
TG1导通， TG2断开 Q=D
5.3 触发器的电路结构和工作原理 5.3.1 主从触发器
1. 电路结构 主锁存器与从锁存器结 构相同 TG1和TG4的工作状态相同
D 主锁存器 C TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
TG2 TG C
TG4 TG C
1 G2
Q C
1 G4 1
5 锁存器和触发器
5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能
教学基本要求
1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及 T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性
概述
1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不
S G3 E ≥1 & Q3 G1
Q
S=1，R=1：Qn+1=
Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示，
锁存器的原始状态为Q = 0， 试画出Q3、Q4、Q和 Q 的波形。
1 E 2 3 4
G4 R & Q4
G2 ≥1 Q
S R
E ≥1 & S G3 Q3 G1
Q3
Q
Q4 Q Q
5.2.2 D 锁存器
E E
CP CP
5.1
双稳态存储单元电路
5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路
5.1 双稳态存储单元电路
5.1.1 双稳态的概念
介稳态
G1 1
Q
稳态 0
稳态 1
G2 1
Q
5.1.2 双稳态存储单元电路
1. 电路结构
G1 1
反馈
Q
电路有两个互补的输出端
G2 1 Q
Q端的状态定义为电路输出状态。
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 TG3导通，TG4断开——从锁存器Q的信号送Q端。
触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
2. 典型集成电路
74HC/HCT74 中D触发器的逻辑图
R G1 ≥1
1
Q
0
1
R
G1 ≥1 Q
0
0
G2 ≥1 S Q S
G2 ≥1 Q
0 若初态 Q n = 1
1
0
若初态 Q n = 0
1
1
S=1 、 R=1
无论初态Q
状态不确定
Q n 、Q n 都为0 。
n为0或1，锁存器的次态
锁存器的输出既不是0态，也不是1态
1
R G1 ≥1 Q
0
当S、R 同时回到0时，由于两个与非 门的延迟时间无法确定，使得锁存器
D E Q tSU tW TpL
H
tH TpH
L
4. 典型集成电路
74HC/HCT373 八D锁存器
D0
1 1D C1 C1
D1
1 1D C1 C1
…
…
D7
1 1D C1 C1
…
LE
1
1 E Q0 E Q1 … … E Q7
OE 1
74HC/HCT373的功能表
输 入 OE LE Dn L H L L
2. 典型集成电路-----74LS74
SD
& & &
RD
Q
C P D
&
&
Q
SD CP D RD
S C1 1D R
Q Q
&
5.3.4 触发器的动态特性
动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。
保持时间 脉冲宽度
tH tSU
建立时间 D
C D
C1 1D
5.4
触发器的逻辑功能
5.4.1 D 触发器 5.4.2 JK 触发器
5.4.2 T 触发器 5.4.3 SR 触发器 5.4.4 D 触发器功能的转换
5.4
触发器的逻辑功能
不同逻辑功能的触发器国际逻辑符号
D CP 1D ＞ C1 Q Q
J CP K 1J ＞ C1 1K Q Q
D 触发器
T 1T Q Q
简单SR锁存器
国标逻辑符号
E ≥1 & S G3 Q3 G1
R E
Q
1R E1 1S
Q
S
Q
使能信号控制门电路
2、工作原理
E=0：
状态不变
G4
E=1： Q3 = S
Q4 = R
R
& Q4
G2 ≥1 Q
状态发生变化。 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0
JK 触发器
S CP R 1S ＞C1 1R Q Q
CP ＞ C1
T 触发器
RS 触发器
5.4.1 D 触发器
1. 特性表 Qn 0 0 1 1
2. 特性方程
D 0 1 0 1
C D 1 1 TG1 ≥1 TG G1 C TG2 C C TG C C
。
C TG3 TG C C TG4 TG C ≥1 G3 1 1 Q Q
C P RD SD 1 1
1
≥1 G2
≥1 G4
74HC/HCT74的逻辑符号和功能表 74HC/HCT74的功能表 输
1S 1C D 1D P 1R D 2S 2C D 2D P 2R
TG2和TG3的工作状态相同
CP
C
2. 由传输门组成的CMOS边沿D触发器 工作原理：
C 主锁存器 TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
(1) CP=0时:
D
C =1，C=0，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
1
VI1
G1 1
VO1
Q
e
c
G
2
1 VI2 G2 VO2
Q
0
介稳态 点
a
b
图中两个非门的传输特性
稳态点 (Q=0) υI1(=υO2)
5.2 锁存器 5.2.1 SR 锁存器 5.2.1 D 锁存器
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
R G1 ≥1 Q
+VDD 或非门 G1 Q T3 或非门 G2 Q T6
T1 T4 T2 T5
G2 ≥1 S Q
R
S
初态：R、S信号作用前Q端的
次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0 状态不变
G1 ≥1
R
0
G1 ≥1
1
Q
1
R
0
0
0
Q
G2 ≥1 S Q
G2
0
≥1 S
Q
0 若初态 Q n = 1
0
若初态 Q n = 0
TG1导通，TG2断开——输入信号D 送入主锁存器。
Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
工作原理： (2) CP由0跳变到1 :
主锁存器 C D TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
C =0，C=1，
Q Q
C P t PLH Q Q
tW Tcmin tPHL
传输延时时间
tPHL
tPLH
传输延时时间
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
1 0
例 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
+5V R vO vO +5V t0 t1 t
t0 t1
+5V 100k A S B 100k +5V R ≥ 1 S 1 74HCT0 2 0 ≥ Q 1
S R Q
2. 逻辑门控SR锁存器 电路结构
G4 R & Q4 G2 ≥1 Q
仅与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2、锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。
不同点：
锁存器---对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 改变状态。 触发器---对脉冲边沿敏感的存储电 路，在时钟脉冲的上升沿或下降沿 的变化瞬间改变状态。
1
R=0、S=1
置1
无论初态Q n为0或1，锁存器的次态为1态。 信号消失后 新的状态将被记忆下来。
0
R
G1 ≥1
1
Q
1
0
R
G1 ≥1
0
Q
1
G2 ≥1 S Q S
G2 ≥1 Q
1 若初态 Q n = 1
0
1 若初态 Q n = 0
0
0
R=1 、 S=0
置0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。 1