Cadence差分线走线规则

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差分线的走线要求

中心议题：差分信号介绍差分信号线的布线差分信号的优势解决方案：差分线对中的两个PCB线完全一致高速设计规则通常也都适用于差分信号的布线布线非常靠近的差分信号对相互之间也会互相紧密耦合，这种互相之间的耦合会减小EMI发射，差分信号线的主要缺点是增加了PCB的面积，本文介绍电路板设计过程中采用差分信号线布线的布线策略。

众所周知，信号存在沿信号线或者PCB线下面传输的特性，即便我们可能并不熟悉单端模式布线策略，单端这个术语将信号的这种传输特性与差模和共模种信号传输方式区别开来，后面这两种信号传输方式通常更为复杂。

差分和共模方式差模信号通过一对信号线来传输。

一个信号线上传输我们通常所理解的信号；另一个信号线上则传输一个等值而方向相反(至少在理论上是这样)的信号。

差分和单端模式最初出现时差异不大，因为所有的信号都存在回路。

单端模式的信号通常经由一个零电压的电路(或者称为地)来返回。

差分信号中的每一个信号都要通过地电路来返回。

由于每一个信号对实际上是等值而反向的，所以返回电路就简单地互相抵消了，因此在零电压或者是地电路上就不会出现差分信号返回的成分。

共模方式是指信号出现在一个(差分)信号线对的两个信号线上，或者是同时出现在单端信号线和地上。

对这个概念的理解并不直观，因为很难想象如何产生这样的信号。

这主要是因为通常我们并不生成共模信号的缘故。

共模信号绝大多数都是根据假想情况在电路中产生或者由邻近的或外界的信号源耦合进来的噪声信号。

共模信号几乎总是“有害的”，许多设计规则就是专为预防共模信号出现而设计的。

差分信号线的布线通常(当然也有一些例外)差分信号也是高速信号，所以高速设计规则通常也都适用于差分信号的布线，特别是设计传输线这样的信号线时更是如此。

这就意味着我们必须非常谨慎地设计信号线的布线，以确保信号线的特征阻抗沿信号线各处连续并且保持一个常数。

在差分线对的布局布线过程中，我们希望差分线对中的两个PCB线完全一致。

差分信号走线原则

设计规则1我们处理差分信号的第一个规则是：走线必须等长。

有人激烈地反对这条规则。

通常他们的争论的基础包括了信号时序。

他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。

根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。

并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。

问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。

与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。

将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。

因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。

差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。

但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。

同时假设走线长度完全相等，信号严格大小相等且极性相反。

因此，没有通过地的返回电流。

但是，尽管如此，平面层上存在一个感应电流！任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。

这种机制与串扰的机制完全相同。

这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。

因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。

但这不是返回电流。

所有的返回电流已经抵消了。

因此，这纯粹是平面上的耦合噪声。

问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。

其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。

cadence布线规则和技巧

cadence布线规则和技巧Cadence布线规则和技巧在电子设计领域，Cadence是一种常用的EDA工具，被广泛用于电路设计和布线。

布线是电路设计的重要环节，它决定了电路的性能和稳定性。

本文将介绍一些Cadence布线规则和技巧，帮助工程师更好地进行电路布线。

1. 保持信号完整性：在布线过程中，保持信号完整性是至关重要的。

信号完整性可以通过遵循一些规则来实现。

首先，尽量减少信号线的长度，以减少信号传输的延迟和损耗。

其次，要避免信号线之间的串扰，可以采用合适的间距和屏蔽措施。

最后，要确保信号线的阻抗匹配，以避免反射和干扰。

2. 地线布线规则：地线是电路中至关重要的信号回路。

在进行地线布线时，需要注意以下几点。

首先，地线应尽可能宽，以降低电阻和电流密度。

其次，地线应尽量与信号线平行，以减少干扰。

最后，地线应尽量靠近信号线，以减少回环面积和电感。

3. 电源线布线规则：电源线是供电的关键部分，其布线也需要一些规则。

首先，电源线应尽量短，以减少电源噪声和电压降。

其次，电源线应尽量宽，以降低电阻和电流密度。

最后，电源线应尽量避免与信号线和地线交叉，以减少干扰。

4. 时钟线布线规则：时钟线在数字电路中起着关键作用，其布线需要一些特殊规则。

首先，时钟线应尽量短，以降低时钟偏移和延迟。

其次，时钟线应尽量避免与其他信号线交叉，以减少串扰。

最后，时钟线应尽量靠近其相关的信号线，以减少时钟抖动和功耗。

5. 差分信号布线规则：差分信号是一种常用的抗干扰技术，在布线时也需要一些特殊规则。

首先，差分信号的两条线应尽量相等，以保持差分模式的平衡。

其次，差分信号的两条线应尽量靠近，以减少共模噪声。

最后，差分信号的两条线应尽量避免与其他信号线交叉，以减少串扰。

6. 规避布线冲突：在布线过程中，可能会出现一些冲突，如信号线之间的交叉、信号线与电源线的交叉等。

为了规避这些冲突，可以使用一些技巧。

例如，可以通过增加层次来避免交叉，将信号线和电源线分布在不同的层次上。

差分线布线规则设置

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001Author :SOFERCreate Date :2005-5-30Rev :1.00Allegro 15.x差分线布线规则设置文档内容介绍：1.文档背景 (3)2.Differential Pair信号介绍 (3)3.如何在Allegro中定义Differential Pair属性 (4)4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)5.怎样设定Differential Pair对与对之间的间距 (11)1.文档背景a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。

b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。

c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。

虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。

2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。

何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。

而承载差分信号的那一对走线就称为差分走线。

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

cadence总结

1、原件库部分1、新建原件库可以打开原件编辑器后CP2、新建原件库：file-new-libaray;3、编辑原件管脚（原件管脚编号可见）：在原件编辑器界面选中原件后option-part properties4、修改原件名：option-packge-properties5、新建多罗辑器件点击原件后右击新建原件5.1多罗辑切换到下个罗辑用快捷键ctrl+N;ctor+b;返回修改。

5.2 Drill diameter 比Regular pad小0.5mm。

新建焊盘通孔焊盘Mm设置精度4个小数点。

Padmeters layers 设置标贴Soldermask比其他层次大5MIL（阻焊层比焊盘大5MIL）。

焊盘命名方式（SMD/DIP）+(焊盘形状缩写)+（孔径大小）。

Anti pad 比regular pad 大0.254（10MIL）。

3、新建元器件封装3.1设置图纸大小3.2设置删格大小3.3添加pin脚3.4添加丝印外框Add/LINE/silkscreen-top3.5添加装配层丝印外框Add/line/packge Geometry/assembly_Top3.6添加place_Bound_TOPShape/选择形状/package Geometry/place_Bound_Top/框选器件（防止原件重叠）3.7添加原件高度Setup/areas/packge height/点中原件3.8添加丝印位号添silkreen _top位号：layout/Lables/refdes添ASsmbly_top位号：layout/Lables/refdes新建PCBFile -new -Board1、导入DXFFile-import-DXF (一般设置DXF Units设置单位为MM)设置为mm导入后设置编辑页面大小2、同一大类子类的切换Edit -change后面选择需要切换到的子类（首先界面是要被切换的界面）。

allegro差分布线知识

c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。

虽然Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。

何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。

而承载差分信号的那一对走线就称为差分走线。

cadence6.6差分约束规则

差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。

1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。

点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。

点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。

点击Generate即可自动产生差分对。

2.在约束管理器中设置差分对。

在DSN上点击右键，在菜单中选择Create→Differential Pair。

即可弹出下面的对话框。

和上一种方法的设置差不多，这里就不再叙述了。

第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。

在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。

在表格中输入各项数值即可完成新规则的设置。

如图所示差分对约束参数主要有以下几个：1coupling paramaters 主要包括了Primary Gap 差分对最优先线间距（边到边间距）。

Primary Width 差分对最优先线宽。

Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。

Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。

如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。

cadence差分线规则

cadence差分线规则一、前言在PCB设计中，差分线是一种常见的信号传输方式。

差分线可以有效地减少信号的干扰和噪声，并提高信号的可靠性和稳定性。

因此，在PCB设计中，差分线的规则非常重要。

本文将详细介绍CADENCE差分线规则，包括差分线的定义、设计原则、布局要求、层间距离、走线宽度等方面。

希望能够对PCB设计工程师有所帮助。

二、差分线的定义差分信号是指由两个相反极性但大小相等的信号组成的信号。

在PCB 设计中，为了保证信号传输质量，需要使用差分线来传输一些重要的高速数字和模拟信号。

三、设计原则1. 差分对必须成对布局，并且尽可能平行地走向。

2. 差分对之间应保持足够大的距离以避免干扰。

3. 差分对应该与其他信号线隔离开来以避免互相干扰。

4. 差分对应该尽可能短，并且需要采用合适的阻抗匹配技术以确保数据传输质量。

5. 在布局过程中，需要考虑到差分线的信号源和负载，并且尽量减少信号源和负载之间的距离。

四、布局要求1. 差分线应该尽可能平行地走向，以减少串扰和噪声。

2. 差分对之间应保持足够大的距离以避免干扰。

一般来说，差分对之间的距离应该大于3倍的差分线宽度。

3. 差分对应该与其他信号线隔离开来以避免互相干扰。

一般来说，差分对与其他信号线之间的距离应该大于5倍的差分线宽度。

4. 在布局过程中，需要考虑到差分线的信号源和负载，并且尽量减少信号源和负载之间的距离。

这可以通过调整元件位置或者增加电容等被动元件来实现。

五、层间距离在PCB设计中，层间距离是一个非常重要的参数。

层间距离指的是两个相邻层之间的最小距离。

在设计差分线时，需要考虑到层间距离对信号传输质量的影响。

一般来说，层间距离应该大于差分线宽度的两倍。

如果层间距离太小，就会导致信号串扰和噪声。

六、走线宽度走线宽度是指PCB板上的导线宽度。

在设计差分线时，需要考虑到走线宽度对信号传输质量的影响。

一般来说，差分线的走线宽度应该在4-10mil之间。

cadence中差分线的标注 -回复

cadence中差分线的标注-回复关于CADENCE中差分线的标注CADENCE是一种电子设计自动化工具，广泛应用于集成电路设计和布局等领域。

差分线是在PCB（Printed Circuit Board，印刷电路板）布局设计中常见的信号传输方式之一。

它通过在平面层上同时布置两条平行而相互对称的信号线来传输差模信号。

差分线具有抗干扰能力强、抑制互模干扰、传输速率高等优点，因此被广泛应用于高速信号传输和噪声敏感的电路设计。

在CADENCE中，对差分线进行标注有助于设计师更好地了解和控制差分线的走向、线宽、间距等参数，从而保证信号传输的质量和稳定性。

下面将一步一步回答如何在CADENCE中对差分线进行标注。

第一步：确定差分线的走向和起止点位置在开始标注差分线之前，首先需要确定差分线的走向和起止点位置。

在CADENCE中，可以使用选框工具或画线工具来绘制差分线的轨迹。

将鼠标移动到设计区域，并按住鼠标左键不松开，从起始位置拖动鼠标到结束位置，完成差分线的绘制。

确定好起止点后，可以开始对差分线进行标注。

第二步：选择差分线标注工具在CADENCE的工具栏中，有专门用于标注差分线的工具。

可以点击该工具，或使用快捷键进入标注模式。

第三步：标注差分线的走向和线宽在CADENCE中，可以通过标注线宽和箭头方向来指示差分线的走向和线宽。

首先，选择标注线宽工具，在差分线上点击一次，默认标注为一条单线；如果需要更改线宽，可以通过选择标注线宽工具，再次点击差分线进行修改。

然后，选择标注箭头方向工具，在差分线的起点和终点各点击一次，确定箭头的指向，以表示差分线的走向。

通过这两个标注，可以清晰地了解差分线的走向和线宽。

第四步：标注差分线间距差分线的间距也是一个重要的参数，用于控制信号传输的相互干扰。

在CADENCE中，可以使用标注间距工具进行标注。

选择标注间距工具，将鼠标放置在差分线的中间位置，并点击鼠标左键，标注出两条差分线之间的间距值。

allegro走线规则

allegro走线规则
Allegro是一款PCB设计软件，而走线规则是在PCB设计阶段用来定义和约束走线的规则和限制。

以下是一些常见的Allegro走线规则：
1. 面间间距规则（Plane to Plane Spacing Rules）：指定不同电源层或平面之间的最小间距要求，以防止短路或电气干扰。

2. 几何限制规则（Geometry Rules）：指定走线的最小宽度、最小间距和最大长度等几何约束，以确保设计满足制造和性能要求。

3. 差分走线规则（Differential Pair Rules）：用于定义差分信号（如高速信号对）的走线规则，包括相位匹配、长度匹配和间距匹配等。

4. 信号完整性规则（Signal Integrity Rules）：用于防止信号完整性问题，如信号串扰、时钟抖动和时钟延迟等。

可以设置信号的最大延时、最大串扰和最大抖动值等。

5. 电源和地规则（Power and Ground Rules）：定义电源和地平面的走线规则，如电源走线的最小宽度、地平面的连接方式和分割规则等。

6. 约束规则（Constraint Rules）：包括引脚约束、时序约束和布线约束等，用于确保设计满足电气和时序要求。

以上仅是一些常见的Allegro走线规则，具体的规则设置还取决于设计的需求、制造要求和性能目标等。

在使用Allegro进行PCB设计时，可以根据实际需求来设定相应的走线规则。

16.5差分线规则设置

CADENCE16.5差分线规则设置方法
第一步，定义差分线对（将两个net匹配为一对差分线）
选择菜单LOGIC→Assign Differential pair，在弹出的对话框（图1）中定义差分对。

图1
注意：要一对一对的进行匹配，最好把需要匹配成差分对的线用不同颜色高亮，这样就不会有遗漏。

匹配完成后，打开规则管理器查看，系统自动给每对差分对命名，并列入NET表中，如下图2所示：
图2
第二步：建立差分线的物理规则和间距规则
01，添加空间规则
在规则管理器中选中spacing，展开spacing constraint set选项，建立差分规则表，
02，添加差分对空间规则数据
03，添加空间规则
在规则管理器中选中spacing，展开Physical constraint set选项，建立差分规则表，方法同，空间规则中建立差分规则表一样。

02，添加差分对物理规则数据
第三步：分别加载差分物理与空间规则
01，添加差分线的物理规则，如下图
02，添加差分线的空间的空间规则，如下图：
第四步：如果所添加差分线规则和添加的其他规则有冲突，还需要设置优先级，以后再讲。

谷海笑
2012.4.10。

Cadence16.5 基本规则设置

Cadence16.5 基本规则设置在PCB 设计中，设计规则主要包括时序规则、走线规则、间距规则、信号完整性规则以及物理规则设置等。

1、间距规则设置1.1 修改默认间距（1）打开电路板，点击 Setup->Constraints-Constraint Manager，打开约束管理器见下图。

左侧为Worksheet selector 栏，可以选择要设置约束类型Electrical 设置电气约束，Physical 设置物理约束，Spacing 设置间距约束，Same Net Spacing 设置Net to Net Spacing 之间的约束规则，Properties 设置元件或网络属性，DRC 显示DRC 错误信息。

（2）、选择Spacing Constraint Set 前加号-打开All layer，选择Line，右侧表格的数据表示Line 到Line，Thru Pin 等的距离，默认距离为5mil，我们这里设成6mil,双击即可直接输入数值，见下图在管理器下方有很多种类型，刚才我们只设置了线到其他的距离，还可以设置管脚、过孔等到其他的距离，见下图（3）、在左侧Worksheet selector 栏选择All 将所有默认间距值改为6，见下图1.2 设定间距规则假定网络 VCC1V2 和ＶＣＣ３Ｖ３需要比前面设置的间距更大。

（１）、选择Objects-Create-Spacing Cset，见下图在弹出的Create Spacing Cset 对话框中输入10mil_space 如右图所示（2）、单击OK，在Objects 栏出现新的规则吗10mil_space，改变表格区域的值全为10，见下图1.3 分配约束（1）、选择Spacing-打开Net 前加号，打开All layer，选择Line，如下图所示（2）、在右侧工作窗口Objects 栏下找到网络VCC1V2，单击Referenced Spacing Cset 属性，出现一个下拉框，在下拉框中选择我们刚才设置的约束10mil_space，同样VCC3V3 同样设置，见下图。

差分对布线规则

差分对布线规则
差分对布线规则可以帮助避免信号串扰、降低电磁辐射和提高信号传输速率等问题。

差分对布线规则是指将两根信号线相互配对，形成差分对，将一个数据信号分成两个相位相反的信号，通过两根相邻且平行的线路进行传输。

在高速数字电路中，常采用的差分对布线规则主要有以下几点：
1. 保持差分对完整：两个差分对必须在信号起点和终点保持完整，不能被其他信号线夹在中间，否则会产生串扰。

2. 信号引脚要靠近：差分对布线时，要使两条线路的信号引脚尽量靠近，减少电容和电感的影响，同时也有助于提高同步性。

3. 姿态要对齐：两个差分对布线时要保持姿态对齐，即两条线路间隔要保持恒定，不得交叉或以上下错位的形式进行布线，否则会对信号性能产生很大的影响。

4. 控制阻抗匹配：差分对布线时，要控制线路走线的阻抗匹配，使差分模式下的阻抗和单端模式下的阻抗保持在同一水平，并且控制匹配误差在1%以内，否则会影响信号的传输速率。

5. 环迹相同：在布线的过程中，要确保差分对走过的环迹相同，尽量减少环迹差异带来的影响。

6. 分隔信号线：在布线时，应尽量将信号线分隔开来，防止信号串扰的影响，以及减小电磁辐射和电路互干扰的可能。

总之，差分对布线规则对于异步同步信号的传输具有重要的作用，合理的采用此规则不仅可以保证信号传输质量，减少串扰的影响，同时还能提高信号的传输速率，提高电路的可靠性。

Cadencen-allegro走DDR设置

把 Allegro 16.3 DDR2 XNET 等长设置小结下，便于以后查阅
Allegro 16.3 DDR2 XNET 等长设置，以 1G DDR2 HY5PS1G1631CFP-S6 为例。 • DDR2 信号线分组 • (1). Data Group: LDQS, #LDQS, LDM, DQ(0:7); UDQS, #UDQS, UDM, DQ(8:15) (2). Address/Command Group: BA(0:2), A(0:15), RAS, CAS, WE (3). Control Group: CS, CKE, ODT (4). Clock Group: CK, #CK •
设置完成后就可以选择布线工具 Delay tune 绕等长了。
DDR2 走线顺序 • 1) Data Group, 2) Address/Command Group, 3) Control Group, 4) Clocks Group, 最后走电源 •
DDR2 走线规则 • CK, #CK,LDQS, #LDQS, UDQS, #UDQS 为差分信号，其余为单端信号。单端阻抗 50-60Ω，差分阻抗 100–120 Ω，一般单端线宽 5mil,线距 10mil,差分线宽 10mil,线距 5mil. 实际中线宽线距会因为板子层数材质厚度不同而不同，需具体计算。 (1). Data Group: 组内 DQ,DM 与 DQS 长度差控制在 20 mil 內，组间信号长度差控制在 500mil 内，DQS, #DQS 走线误差在 10mil 内。数据组到其他组间距离 25mil。 (2). Address/Command Group:
3）在 Net—Routing—Relative propagation delay,可以看见设置好的差分网络

USB2.0差分走线要求

USB2.0差分走线要求USB通用串行总线(Universal Serial Bus)，目前我们所说的USB 一般都是指USB2.0，USB2.0接口是目前许多高速数据传输设备的首选接口,从1.1过渡到2.O,作为其重要指标的设备传输速度，从1.5Mbps的低速和12Mbps的全速提高到如今的480Mbps的高速。

USB的特点不用多说大家也知道就是：速度快、功耗低、支持即插即用、使用安装方便。

正是因为其以上优点现在很多视频设备也都采用USB 传输。

USB2.0设备高速数据传输PCB 板设计。

对于高速数据传输PCB 板设计最主要的就是差分信号线设计，设计好坏关乎整个设备能否正常运行。

1、USB2.0接口差分信号线设计USB2.0协议定义由两根差分信号线(D 、D-)传输高速数字信号，最高的传输速率为480 Mbps。

差分信号线上的差分电压为400mV，理想的差分阻抗(Zdiff)为90(1±O．1)Ω。

在设计PCB 板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。

由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至100Ω间。

差分线由两根平行绘制在PCB 板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB 板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er 1.41)]}ln[5.98H/(0.8WT)]。

影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。

当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。

差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。

差分线布线规则设置

差分线布线规则设置1.差分线对称性：差分线两侧的引脚和电路元件布局应保持对称。

这可以减少差分线之间的不对称模式耦合和电磁辐射。

2.差分线长度匹配：差分线的长度应保持匹配，以确保同时到达终端。

如果差分线长度不匹配，会产生时间延迟不一致，降低信号完整性。

3.差分线宽度和间距：差分线的宽度和间距应根据设计要求和信号速度来选择。

宽度和间距的选择会影响差分线的阻抗匹配和互联层与控制层之间的电场耦合。

4.反噪声短接：差分线的末端应通过反噪声短接到地，以减少终端反射和信号回波。

这可以通过添加电容、电阻和电感等元件来实现。

5.差分阻抗控制：差分线的阻抗应根据设计要求来控制。

为了保持阻抗匹配，可以通过调整差分线的宽度、间距和布线层的厚度来实现。

6.弯曲和过渡：差分线在转弯和过渡区域需要遵循一定的规则。

弯曲半径应足够大，以减少信号的损失和失真。

过渡区域应尽可能短，并使用过渡导线来平滑过渡。

7.差分线与其他线的保持距离：差分线与其他线（如功率线和时钟线）之间应保持一定的距离，以减少互相之间的电磁干扰。

8.差分线与地线的布局：差分线和地线之间应尽可能保持平行，并且在布局上应注意避免高频回路的闭合路径，以减少环路电流。

9.差分线层选择：在多层电路板设计中，差分线的布局有多种选择。

差分线应尽量选用内层布线，以减少对外界的电磁辐射和抗干扰能力的提高。

10.差分线屏蔽：在一些特殊的应用中，如高速信号传输，可以考虑在差分线上添加屏蔽层或屏蔽罩，以进一步减少电磁干扰和提高信号完整性。

在进行差分线布线时，可以借助专业的电路板设计软件，如Altium Designer、Cadence Allegro等，来自动生成差分线布线规则。

这些软件通常提供了丰富的设置选项和规则检查功能，可以帮助设计工程师进行布线规则设置和布线优化。

allegro16.6差分线线宽线距设计方法

Allegro16.6差分线线宽线距设计方法一、介绍1.1 Allegro16.6简介Allegro16.6是由Cadence Design Systems公司（卡登斯设计系统公司）推出的一款集成电路设计软件，主要用于PCB（Printed Circuit Board，印刷电路板）布局设计和信号完整性分析。

差分线是PCB设计中的重要元件，其线宽和线距的设计对于信号传输的稳定性和可靠性至关重要。

本文将从Allegro16.6软件的角度，共享差分线线宽线距的设计方法。

二、差分线的重要性2.1 信号完整性在PCB设计中，信号的完整性是一个非常重要的问题。

差分线作为传输高速信号的通道，其线宽和线距的设计直接影响到信号的传输速率、抗干扰能力和抗串扰能力等方面。

合理的差分线设计可以有效地提高信号的稳定性和可靠性。

2.2 电磁兼容差分线的设计不仅涉及到传输性能，还需要考虑电磁兼容性。

合理的线宽线距设计可以降低差分线之间的串扰和辐射，减少对周围电路的干扰，提高整个系统的电磁兼容性。

三、Allegro16.6差分线线宽线距设计方法3.1 设定设计规范在使用Allegro16.6软件进行差分线设计时，首先需要设定设计规范。

包括差分线的层设定、线宽线距的要求和信号完整性标准等方面。

根据实际的设计需求和规范要求，对差分线的设计参数进行合理的设定。

3.2 使用差分线工具Allegro16.6提供了丰富的差分线设计工具，包括差分线的创建、编辑和仿真等功能。

在设计过程中，可以使用这些工具快速高效地对差分线进行设计和验证。

通过仿真分析，可以及时发现设计中的问题，并进行调整优化。

3.3 考虑布局约束在进行差分线设计时，需要考虑到布局的约束条件。

包括与其他线路的交叉、与器件的连接以及整体布局的合理性等方面。

合理的布局约束可以有效地降低信号的串扰和辐射，提高整个系统的稳定性和可靠性。

3.4 仿真验证在完成差分线设计后，需要进行仿真验证。