24进制计数器设计报告
加法计数器的设计实验报告
EDA实验报告书姓名xxx 学号xxxxxxx 实验时间课题名称含异步清零和同步时钟使能的加法计数器设计实验目的1.学习计数器的设计、仿真和硬件测试方法；2.进一步熟悉VHDL设计技术及QuatusⅡ软件的使用方法；设计要求设计一个24进制含异步清零和同步时钟使能的加法计数器，具体要求如下：1.清零端高电平时，信号输出为0；使能端高电平时可以计数；2.本计数器为上升沿触发；3.计数器的输出为两路信号，分别代表计数值的个位和十位；两路信号以BCD码输出。
设计思路根据十进制使能端加法计数器设计24进制计数器，设计异步清零；清零端高电平时，信号输出为0；使能端高电平时可以计数。
现根据书上设计出24进制计数器，再通过改进，变为两路输出BCD码设计原理图及源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ss ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END ss;ARCHITECTURE BBQ OF ss ISSIGNAL CG: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CS: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0010" AND CG="0011") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0010" AND CG="0011") THEN COUT<='1';ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。
24进制计数器
沈阳工业大学实验报告（适用计算机程序设计类）实验名称：24进制加法计数器1.实验目的：（1）学习掌握VHDL语言程序编写的方法，并利用其解决实际问题。
（2）学习掌握QuartusII应用软件，练习使用原理图输入设计方法，并正确使用软件仿真解决实际问题。
（3）学习掌握EDA实验系统的应用，学会利用其解决实际的问题。
2.实验内容：（1）学习掌握利用QuartusII应用软件进行工作库文件的创建、VHDL语言的编写、工程创建、时序仿真及引脚设置和下载等操作。
（2）学习掌握EDA实验系统模式的选择及引脚的查询等使用操作。
（3）利用VHDL硬件描述语言及原理图输入设计方法，设计一个24进制加法计数器，并利用QuartusII进行功能仿真，并通过EDA实验系统验证其功能的正确性。
3.实验方案（程序设计说明）（1）明确所要设计的电子线路所要实现的功能和要求，并设计方案。
（2）根据自己的设计方案，设计一个十进制的VHDL硬件描述语言。
（3）利用QuartusII将十进制的VHDL硬件描述语言转化为原理图。
（4）利用QuartusII软件创建工程，并进行时序仿真，观察波形图。
（5）把设计的VHDL硬件语言进行引脚设置，下载到EDA实验系统。
4. 实验步骤或程序（经调试后正确的源程序）附件A 沈阳工业大学实验报告（适用计算机程序设计类）1、建立10进制计数器工作库文件夹、并编辑设计VHDL 文件2、创建10进制加法计数器的工程见附件A5．程序运行结果绘制的仿真波形图能够正确的反映出所设计电子线路的功能，下载到EDA 实验系统的文件，能够通过EDA 实验系统正确的实现其功能。
6．出现的问题及解决方法问题：在利用原理图创建24进制计数器工程时，把10进制计数器原理图的工程替换了解决方法：重新创建10进制计数器工程，并构建24进制计数器。
3、利用原理图输入设计法设计24进制加法计数器4、创建24进制加法计数器的工程5、24进制加法计数器时序仿真6、引脚设置（模式5）选择模式5的数码管1和数码管2Q0[0] 引脚：PIO16-13 Q0[1] 引脚：PIO17-14 Q0[2] 引脚：PIO18-15 Q0[3] 引脚：PIO19-16 Q1[0] 引脚：PIO20-17 Q1[1] 引脚：PIO21-18 Q1[2] 引脚：PIO22-19 Q1[3] 引脚：PIO23-20 CLOCK: 选择clock2-1537、配置文件下载。
数字电路实验报告——24进制计数器逻辑功能及其应用
24进制计数器逻辑功能及其应用一、实验目的：1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。
2. 掌握构成计数器的方法。
二、实验设备及器件：1. 数字逻辑电路实验板1片2. 74HC90同步加法二进制计数器2片3. 74HC00二输入四与非门1片4. 74HC04 非门1片三、实验原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。
四、实验内容实验电路图：用74HC00与非门和74HC04的非门串联，构成与门。
74HC00的引脚图和真值表如图：74HC04的引脚图与真值表如图：按实验电路图，参照各个芯片的引脚图和真值表，连接电路。
其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。
实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。
五、实验心得：本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
24进制计数器设计报告
..1. 设计任务1.1设计目的1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
4. 进一步掌握数字系统的制作和布线方法。
5. 熟悉集成电路的引脚安排。
1.2 设计指标1. 以24为一个周期，且具有自动清零功能。
2. 能显示当前计数状态。
1.3 设计要求1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。
并以文字对原理作辅助说明。
2. 设计各个功能模块的电路图，加上原理说明。
3. 选择合适的元器件，利用multisim 仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。
4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。
5.打印PCB 板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。
图1所示为计数器的一般结构框图。
2CRCR CR▲图 1 计数器结构框图3.系统硬件电路的设计3.1 555多谐荡电路555多谐振荡电路由NE555P 芯片、电阻和电容组成。
由NE555P 的3脚输 出方波。
▲图 2 555电路计数脉冲(由555电路产生)异步清零计数器个位位数码示像译码驱动CP CP强制清零3.2 计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。
有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。
EDA 24进制计数器的设计
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：一、实验名称实验1：24进制计数器的设计二、任务及要求【基本部分】5分1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。
2、要求具备使能功能和异步清零功能。
3、设计完成后生成一个元件，以供更高层次的设计调用。
4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
三、实验程序（原理图）四、仿真及结果分析在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，设计一个24进制同步计数器的思路是，一片74160计数器作为个位计数，一片用来十位计数，要实现同步24进制，则个位接成0011，十位接成0010，再用一个四输入（一段接一个使能信号EN）的与非门接到两片74160计数器上的置数端LDN。
把原理图在QuartusII上画成后，进行编译，编译无误后，在新建一个波形文件，添加所有引脚，设置输入引脚的波形，最后在进行波形编译，无误后即可达到想要的24进制。
然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。
五、硬件验证1、选择模式：模式72、引脚锁定情况表：六、小结经过这次的实验工作，让我知道了许多的东西，也对QuartusII这个软件的一个初步认识及应用，也让我了解了许多在书本上所学不到的知识和技能，这为我们在以后的工作起了非常重要的作用。
数字电路数字时钟课程实验报告
数字时钟设计实验报告一、设计要求：设计一个24小时制的数字时钟。
要求：计时、显示精度到秒；有校时功能。
采用中小规模集成电路设计。
发挥：增加闹钟功能。
二、设计方案：由秒时钟信号发生器、计时电路和校时电路构成电路。
秒时钟信号发生器可由振荡器和分频器构成。
计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。
校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。
三、电路框图：图一数字时钟电路框图四、电路原理图：（一）秒脉冲信号发生器秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。
由振荡器与分频器组合产生秒脉冲信号。
振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。
分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。
其电路图如下：译码器译码器译码器时计数器分计数器秒计数器校时电路秒信号发生器图二秒脉冲信号发生器（二）秒、分、时计时器电路设计秒、分计数器为60进制计数器，小时计数器为24进制计数器。
60进制——秒计数器秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。
当计数到59时清零并重新开始计数。
秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。
个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。
利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。
其电路图如下：图三 60进制--秒计数电路60进制——分计数电路分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。
广工quartus 24进制计数器
数电实验报告实验名称可编程逻辑器件制作任意进制计数器学院自动化学院年级班别学号学生姓名指导教师年月日用可编程逻辑器件设计计数器任意进制计数器一、实验目标1）掌握中规模集成计数器的逻辑功能，以及用中规模集成技术器构成任意进制计数器的方法2）熟悉译码器和数据显示器的使用方法3）了解数字可编程器件实现的集成计数、译码电路功能二、实验方案+步骤用中规模集成计数器（74LS160）设计一个二十四进制计数器，并与译码、显示电路连接起来。
⑴ 设计总框架：⑵ 设计总原理图如下：⑶ 分步分析：①分频器模块：分频器 计数器 B C D 七段字符显示译码器 数码管50MHz 2Hz BCD 码 译码输出本实验采用DEII 板进行验证，DEII 板上有两个内置的频率源，它们的振荡频率分别是50MHz 与27MHz 。
但是这样的频率对于我们时序电路的应用而言，显然太高了。
为此我们在内置频率源后应加一个分频器（74LS292），以得到我们需要的比较适中的频率（比如1～2Hz ）DE2上有内置的50MHz 时钟CLOCK_50EDCBA = (11001 )2= (25)10②计数器模块本实验采用两片10进制计数器74LS160芯片来进行24进制计数器的设计。
③显示模块由实验板的数码管是共阳性，所以采用7446译码器来驱动。
三、时序仿真①计数器模块24个脉冲输出一个进位脉冲，即代表24进制。
②显示模块Hz MHz CLK f Q 6.1250212525≈==四、实验验证实验板上的两个数码管循环显示数字从0-23，即实现24进制电路的设计。
五、实验心得本实验主要需要先想好要用什么芯片来设计24进制电路，记忆最后需要用什么译码器来显示结果。
24进制的电路设计原理可以推广到其他任意进制的设计。
设计一个24进制计数器
一．整体清零法实现24进制计数器
1．设计过程：
【该部分打印报告时可留出足够的空白处手写完成，也可以电子版的形式直接书写到此处】
2．所用器件：
【包括器件型号、功能及数量】
3．仿真实现过程：
【仿真电路图可以以附表的形式在实验报告后面单，此处描述仿真调试过程，即：在调试时遇到了哪些实际问题，你是如何解决的？】
二．整体置数法实现24进制计数器
1．设计过程：
2．所用器件：
3．仿真实现过程：
实验心得
附录1：整体清零法仿真电路图
附录2：整体置数法仿真电路图
附录2：方案二仿真电路图
附录3：方案三仿真电路图
附录4：方案四仿真电路图
提高要求：用数码管显示24个状态对应的十进制数【完成附带该部分功能的全部功能最高平时成绩10分】（如实验室不具备搭接实物条件，仿真完成并对原理清楚掌握，能够顺利回答老师验收时提问即可。）
5.在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。
6.总结本次实验的收获、体会以及建议，填入本实验报告的相应位置中。【收获、体会必须写！】
阶段性考核之三：【平时成绩10分】
时序逻辑部分设计型实验报告
实验题目
设计一个24进制计数器
学生姓名
班 级
学 号
任课教师
实验成绩
完成时间
实验题目
设计一个24进制计数器
实验目的
本次实验要求学生设计一个24进制计数器电路。其目的在于：
1.使学生深入理解分立元件构成的时序逻辑电路设计过程；
2.进一步锻炼学生的动手实践能力。
具体
实验
要求
选用4位二进制集成计数器74LS161设计一个24进制计数器。
(完整word版)篮球竞赛24s计时器
电子课程设计--篮球竞赛24s计时器学院: 电子信息工程学院专业、班级:姓名：学号：指导老师:2013年12月22日目录一设计任务及要求 (3)二总体框图 (3)三器件选择 (4)四模块功能 (5)五总体设计电路图 (11)六硬件调试 (13)七设计心得 (14)篮球竞赛24s计时器一、设计任务及要求1.设计任务本设计主要能完成：在篮球比赛中, 规定了球员的持球时间不能超过24秒, 否则就犯规了。
本课程设计的“篮球竞赛24秒计时器”可用于篮球比赛中, 用于对球员持球时间24秒限制。
一旦球员的持球时间超过了24秒, 它就自动报警从而判定此球员的犯规。
1． 2.基本要求2．要求电路为24秒递减计时, 每隔1秒钟, 计时器减1；要有外部开关, 控制计数器的直接清零、复位、启动和暂停/连续计时功能；当计时器倒计时为零时, 即定时时间倒, 显示为零, 同时发出声光报警信号。
二、电路框图及工作原理2.1电路框图24秒计时器的总体方案框图如图2-1所示。
它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路等五个模块组成。
其中计数器和控制电路是系统的主要模块。
计数器完成24秒计时功能.而控制电路完成计数器的直接复位、启动计数、暂停/连续计数;译码显示电路的显示与灭灯、定时时间到启动报警等功能。
秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准, 电路可采用555集成电路组成的多谐振荡器构成。
译码显示电路四线数码管报警电路在试验中可用蜂鸣器实现。
图2-1 总体方案框图 2.2设计方案本设计中, 24进制计数器是整个电路的核心部分, 我选择74LS192进行24进制同步减法、加法计数。
选择两个四段数码显示管进行显示。
根据设计要求, 本课程设计采用555计时器制成的多谐振荡器, 对24进制计数器进行秒脉冲的输入。
在本设计中, 因为我们需要对其进行暂停、复位、加法、报警等控制, 所以我们使用了三个开关来控制计数器的各功能的实现, 从而实现了各种功能的。
24进制计数器报告
电子技术课程设计报告
题目：8421BCD码的24进制计数器
学年：2011—2012学年学期：上学期专业：电子信息工程2班班级： 2010级学号：20100662208 姓名：许浩南指导教师及职称：孙怀东教授
2011-12-25
8421BCD码的24进制计数器
实验要求：
用两片同步可预置4位二进制加法器计数器74ls163和门电路设计一个8421BCD码的二十四进制计数器，要求写出设计过程，画出连线图。
设计过程：
74LS163是十六进制计数器，题目要求用两片74LS153制成二十四进制，先用同步置数法把第一片(右边）芯片制成十进制。
即在状态1001时，通过与非门74LS00D向第一片芯片的置数端一个低电平信号，使第一片有0~9状态，同时向第二片的EP和ET端一个有效信号，使第二片开始工作。
当第一片状态为0011，第二片状态为0010时，通过与非门
74LS10D给两片的清零端一个低电平信号，使数码管显示23时制成0。
有0~23状态，使整个电路构成二十四进制计数器。
24进制计数器proteus实验报告
24进制计数器proteus实验报告24进制计数器是在电子系统的设计中经常使用的计数器，具有高速、稳定、精度高等特点，因此在各种计数相关的操作和应用中被广泛使用。
本次实验的目的是在Proteus软件中实现24进制计数器，并验证其计数功能和参数的准确性。
实验器材：- Proteus软件-一块PIC16F877A单片机-一个24进制数码管实验原理：24进制计数器是指计数器的基数为24，即每一次计数器加1所表示的是24进制数中的1。
在本次实验中，我们将采用PIC16F877A单片机来实现24进制计数器，通过单片机来对计数器的计数值进行控制和显示。
具体实现需要根据PIC16F877A的编程和控制的特点，针对24进制计数器设计适当的算法与操作。
实验过程：1.根据24进制计数器的原理，确定计数器所采用的基数为24，编写程序，对PIC16F877A进行初始化和IO口配置。
2.在Proteus软件中，添加PIC16F877A单片机和24进制数码管，并连接需要的电路。
3.编写程序，设置计数范围，并实现对计数值的加1和显示。
4.进行仿真测试，查看计数器的正确性和稳定性。
5.通过调整程序和电路参数，优化计数器的性能和准确性。
实验结果：经过一系列的设计和测试，实验结果表明，本次24进制计数器的实验操作成功，可以实现稳定的计数功能。
在计数器运行的过程中，可以正确显示当前的计数值，并能够正常进行加1操作。
同时，在根据实际需要调整计数范围和显示参数的过程中，可以使用该计数器进行更加精确和高效率的计数操作。
实验结论：通过本次实验的操作和测试，可以有效地理解和应用24进制计数器的原理和实现方法，掌握PIC16F877A单片机作为控制器的实现技术。
该计数器具有高速、稳定和精度高等特点，在各种计数相关的操作和应用中具有广泛的实用价值。
篮球24秒计时器的设计与制作
目录摘要 (1)1设计任务及要求 (2)1.1设计任务 (2)1.2基本要求 (2)1.2.1初始条件 (2)1.2.2要求完成的主要任务 (2)2 方案选择与论证 (3)2.1 方案的选择 (3)2.2 方案论证 (4)3电路框图及工作原理 (4)3.1电路框图 (4)3.2设计方案 (5)4单元电路设计与说明 (6)4.1时钟脉冲发生器 (6)4.2 24进制计数器 (7)4.3 译码显示电路 (9)4.4控制电路 (10)4.5 声光报警电路 (10)4.6 元器件选择 (11)5电路调试 (11)5.1 电路调试阶段 (11)5.2调试方法 (13)5.3调试步骤 (13)5.4调试中出现的问题及解决方案 (14)5.5调试结果 (14)结束语 (15)参考文献 (16)摘要该篮球竞赛倒计时电路主要由四个部分构成：时钟脉冲发生器、计数器、译码显示电路以及声光报警电路。
时钟脉冲发生器由含555定时器的多谐振荡电路组成，发出频率为1HZ的方波脉冲；计数器主要由两个74LS192构成，具有计时器直接控制电路控制计数器启动计数、暂停/连续计数以及清零置数的功能；译码显示电路主要由两个七段共阴极的数码管和74LS48芯片构成，能够显示24秒倒计数过程；声光报警电路主要由一个发光二极管和一个蜂鸣器组成，当计数器显示00时，发光二极管和蜂鸣器一起工作，进行声光报警。
关键词:时钟脉冲发生器计数器发光二极管蜂鸣器七段共阴数码管篮球24秒计时器的设计与制作1设计任务及要求1.1设计任务本设计主要能完成：在篮球比赛中，规定了球员的持球时间不能超过24秒，否则就犯规了。
本课程设计的“篮球竞赛24秒计时器”可用于篮球比赛中，用于对球员持球时间24秒限制。
一旦球员的持球时间超过了24秒，它就自动报警从而判定此球员的犯规。
1.2基本要求1.2.1初始条件：（1）具备显示24秒记时功能（2）计时器为递减工作，间隔为1S（3）递减到0时发声光报警信号（4）设置外部开关，控制计时器的清0，启动及暂停1.2.2要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）设计任务及要求（2）方案比较及认证（3）系统框图，原理说明（4）硬件原理，完整电路图，采用器件的功能说明（5）调试记录及结果分析（6）对成果的评价及改进方法（7）总结（收获及体会）（8）参考资料（9）附录：器件表，芯片资料2 方案选择与论证2.1 方案的选择方案一（电路原理图）：优点：设计思路及电路连接简单，工作速度快，各部分反应灵敏。
eda24进制计数器设计
EDA24进制计数器设计1. 任务背景计数器是计算机系统中常见的一种电路，用来实现对数字进行计数的功能。
传统的计数器一般是采用二进制表示数字，然而在某些特定的应用场景中，使用其他进制的计数器能够更方便和高效。
EDA24进制计数器是指使用24进制来表示数字的计数器。
24进制是一种特殊的进制，它由24个数字符号（0-23）组成，分别对应于十进制的0-9、字母A-J、字母K-T和字母U-Y。
使用24进制计数器可以更精确地表示某些特定范围内的数字，而且减少了数字的位数和转换过程中的计算复杂度。
本文将介绍如何设计一个EDA24进制计数器，包括计数器的原理、硬件设计和功能实现等方面的内容。
2. 原理介绍EDA24进制计数器的工作原理与传统的计数器类似，主要分为三个部分：计数器状态存储、计数器状态更新和计数器输出。
2.1 计数器状态存储EDA24进制计数器需要使用存储器来保存当前的计数器状态。
由于EDA24进制有24个数字符号，每个符号对应一个存储单元，因此需要一个24位的存储器来存储计数器的状态。
存储器的结构可以采用RAM或者寄存器等形式。
当计数器进行更新时，计数器状态存储器会读取新的计数器状态。
2.2 计数器状态更新EDA24进制计数器的计数逻辑与二进制计数器类似，但需要对进位的处理进行特殊处理。
在24进制下，当某一位达到23时，需要进行进位操作，并将低位的符号进行进位。
例如，当计数器达到23时，进位得到的数字为10（对应K），并将低位的数字进行滚动。
以一个4位的EDA24进制计数器为例，计数范围为0000~2323。
初始状态为0000，当计数值增加时，每一位的变化规律如下：•当个位（最低位）从0~2变化时，直接递增；•当个位达到3时，个位变为0，十位（倒数第二位）递增；•当十位从0~2变化时，直接递增；•当十位达到3时，十位变为0，百位（倒数第三位）递增；•当百位从0~2变化时，直接递增；•当百位达到3时，百位变为0，千位（最高位）递增；•当千位从0~2变化时，直接递增；•当千位达到3时，计数器归零。
eda24进制计数器设计
设计一个EDA(电子设计自动化)工具的24进制计数器的基本步骤如下：
1. 构建基本逻辑单元：
在设计24进制计数器之前，首先需要构建基本逻辑单元，如触发器或锁存器，以便存储和处理计数。
2. 确定计数范围：
在开始设计前，需要确定计数器的计数范围。
例如，如果需要表示0到23的范围，则计数器需要能在该范围内有效计数。
3. 推导需求特征：
基于你选择的基本逻辑单元推导组合逻辑和时序逻辑特征，以设计恰当的计数器。
4. 设计状态机：
设计一个有限状态机（FSM），以观察计数器状态的转换并确保可靠性和稳定性。
5. 设计24进制加法器：
设计一个全加器以实现24进制数的加法操作。
由于24进制计数器每个位最高数值为23（用0-N表示，例如0-9、A-N或0-夜，按照标准24进制），因此需要考虑进位。
6. 链接基本组件：
将设计好的24进制加法器连接到触发器或锁存器，以更新计数值并从一个状态迁移到另一个状态。
7. 时钟控制：
引入时钟模块来控制计数器的工作节奏。
每次时钟周期到达时，计数器将更新计数值。
8. 设计复位和清零逻辑：
实现一个逻辑控制来负责复位及清零操作，将计数器重置为初始状态。
9. 进行仿真测试：
运行仿真测试，检查计数器在不同条件下的运行情况，确保其准确、可靠地工作。
10. 设计可视化界面：
创建一个可视化界面，以便于用户直观地获取计数器状态和计数过程。
24进制计数器的设计实验原理
24进制计数器是一种计数器，用于在基于24进制的系统中进行计数。
以下是24进制计数器的设计实验原理的基本步骤：
确定计数器位数：确定需要的计数器位数，以决定可以表示的计数范围。
例如，如果需要计数范围为0-23，需要至少4位二进制计数器。
设计逻辑电路：使用逻辑门和触发器等基本组件，设计一个适当的电路来实现24进制计数器。
可以使用不同的设计方法，如同步计数器或异步计数器。
确定计数器状态：确定计数器的各个状态，即在每个计数值时，计数器的输出应该是什么。
在24进制计数器中，状态可以表示为从00到23的不同值。
设计计数器电路：根据计数器位数和状态确定逻辑电路的连接和触发器的触发方式，以实现从一个状态到另一个状态的转换。
确保适当的电路延迟和稳定性。
进行仿真和测试：使用电路设计软件进行仿真和测试，验证计数器的功能和正确性。
检查计数器是否按预期计数，并在达到最大计数值时正确回滚到最小计数值。
制作电路原型：将电路设计制作成电路板或使用开发板进行实际硬件实现。
确保连接正确并进行电路调试。
进行计数器实验：将实现的24进制计数器连接到适当的输入和输出设备，并进行计数器实验。
检查计数器的行为和输出是否符合预期。
这些是24进制计数器的基本设计实验原理。
具体的设计步骤和实验要求可能会根据实验的具体目标和要求有所不同。
在进行设计和实验时，确保遵循正确的电路设计原则和实验安全规范。
二十四小时计时器
二十四小时计时器目录1.项目任务描述 (1)2.24小时计时器流程图 (1)3.24小时计时器源程序 (2)3.1六十进制计数器 (2)3.2二十四进制计数器 (2)4.24小时计时器波形仿真 (3)4.1六十进制计数器波形图 (3)4.2二十四进制计数器波形图 (3)24小时计时器的设计1.项目任务描述：二十四小时计时器是利用特定原理来测定时间的装置，本设计运用Quartus ii 9.0软件以编程的方式实现计时器，计时器由两片六十进制计数器和一片二十四进制计数器构成，输入CLK为1HZ（秒）的时钟，经过60分频后产生1分钟时钟信号，再经过60分频后，产生1小时的时钟信号，最后进行24分频，得到1天的脉冲送COUT输出。
将两个60分频和一个24分频的输出，得到24小时的计时结果，并用数码管显示，所以利用软件分别对二十四进制计数器和六十进制计数器分别编程，编程顺利通过后再通过Quartus ii 9.0软件的波形仿真对二十四进制计数器和六十进制计数器分别仿真，仿真编译通过通过调试得到正确结果，进而验证计数器的正确性,其中60计数器运用ModelSim仿真。
2.24小时计时器流程图：3.24小时计时器源程序：本项目是通过两块六十进制的计数器，和一个二十四进制计数器构成的，所以在这里我们将单独给出二十四进制计数器和六十进制计数器。
运用Quartus ii 9.0软件分别对六十进制计数器和二十四进制计数器编程，调试直到程序编译成功。
3.1六十进制计数器源程序：module cnt60(clk,clrn,j,q,cout);input clk,clrn,j;output reg[7:0]q;output reg cout;always@(posedge clk^j or negedge clrn)beginif(~clrn) q=0;else beginif(q==’h59) q=0;else q=q+1;if(q[3:0]==’h a) beginq[3:0]=0;q[7:4]=q[7:4]+1;endif(q==’h59) cout=1;else cout=0;endendendmodule3.2二十四进制计数器源程序：module cnt24(clk,clrn,j,q,cout);input clk,clrn,j;output reg[7:0]q;output reg cout;always@(posedge clk^j or negedge clrn)beginif(~clrn) q=0;else beginif(q==’h23) q=0;else q=q+1;if(q[3:0]==’ha) beginq[3:0]=0;q[7:4]=q[7:4]+1;endif(q==’h23) cout=1;else cout=0;endendendmodule4.24小时计时器波形仿真运用Quartus ii 9.0软件仿真出二十四进制计数器和六十进制计数器的波形，通过波形的仿真可以看到波形的具体变化，实现六十进制计数器（如图4.1）和二十四进制计数器（如图4.2）的计数功能。
24进制计数器
学生实验报告实验课名称：VHDL硬件描述语言实验项目名称：同步计数器专业名称：电子科学与技术班级：32050801学号：3205080127学生姓名：柯斌教师姓名：程鸿亮2010年_11月 13日组别_____________________同组同学李福来实验日期2011年11月13日实验室名称成绩_____一、实验名称：同步计数器二、实验目的与要求：设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步触发控制的VHDL描述方法以及异步清零的描述方法。
三、实验内容：通过VHDL编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入、驱动7段数码管显示的个位和十位信号端四、实验条件：1. WindowsXP操作系统2. QuartusII EDA开发系统3. 杭州康芯SOPC硬件开发平台五、实验原理：clk：计数时钟脉冲输入；clr：异步清零信号，高电平有效，此时输出显示为“00”ten[6..0]：十位数的7段数码管显示输出；one[6..0]：个位数的7段数码管显示输出；六、源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-------------------------------entity cnt24 isport(clk,clr:in std_logic;ten,one:out std_logic_vector(6 downto 0);co:out std_logic);end entity cnt24;---------------------------architecture str of cnt24 issignal ten_temp,one_temp:std_logic_vector(3 downto 0); begin--------------------------process(clr,clk) isbeginif (clr='1') thenten_temp<="0000";one_temp<="0000";co<='0';elsif (clk'event and clk='1') thenif(one_temp="0011" and ten_temp="0010") then one_temp<="0000";ten_temp<="0000";co<='1';elsif(one_temp="1001") thenten_temp<=ten_temp+1;one_temp<="0000";elseone_temp<=one_temp+1;end if;end if;end process;----------------------------process(one_temp) isbegincase one_temp iswhen"0000"=>one<="1111110";when"0001"=>one<="0110000";when"0010"=>one<="1101101";when"0011"=>one<="1111001";when"0100"=>one<="0110011";when"0101"=>one<="1011011";when"0110"=>one<="1011111";when"0111"=>one<="1110000";when"1000"=>one<="1111111";when"1001"=>one<="1111011";when others=>one<="1111110"; end case;end process;---------------------------------- process(ten_temp)isbegincase ten_temp iswhen"0000"=>ten<="0000000";when"0001"=>ten<="0110000";when"0010"=>ten<="1101101";when others=>ten<="1111110"; end case;end process;-----------------------------------end str;七、实验结果与分析：1，RTL仿真如下：2，时序仿真结果：3，代码下载后的部分实例：计数到23时，无进位。
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1. 设计任务
1.1 设计目的
1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
4. 进一步掌握数字系统的制作和布线方法。
5. 熟悉集成电路的引脚安排。
1.2 设计指标
1. 以24为一个周期，且具有自动清零功能。
2. 能显示当前计数状态。
1.3 设计要求
1. 画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。
并以文字对原理作辅助说明。
2. 设计各个功能模块的电路图，加上原理说明。
3. 选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。
4. 在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。
5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.
计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。
图1所示为计数器的一般结构框图。
CR
CR CR
▲图 1 计数器结构框图
3.系统硬件电路的设计
3.1 555多谐荡电路
555多谐振荡电路由NE555P 芯片、电阻和电容组成。
由NE555P 的3脚输 出方波。
▲图 2 555电路
计数脉冲(由555电路
产生
)
异步清零计数器
十位数码显示管
译码驱动
异步清零计数器
个位位数码示像
译码驱动
CP CP
强制清零
3.2 计数器电路
集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。
有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。
本设计采用异步清零。
由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。
由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。
当计数到24，这显示器个位输出0010（也就是4），显示器十位输出0010也就是2），显示器十位计数器只有QC端有输出，显示器个位计数器只有QB端有输出，将十位的QC、个位的QB端接一个二输入与非门，与非门输出一路送入十位计数器的清零端，一路送入个位计数器的清零端，将整个电路清零，完成周期为24的计数。
3.3 译码和显示电路
由2个74LS48 和2个数码管组成驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。
3.4 强制清零
按下复位开关使两计数器的CR端强制为低电平从而进行强制清零。
4．系统设计仿真
4.1仿真原理图
根据计数器的一般结构框图，我们通过查阅资料书和上网查询，了解不同元件的功能和实用性，考虑性价比后，制作出的计数器的原理图，如图3所示。
▲图 3 计数器电路原理图
4.2各功能元件的分析[1]
设计原理图中各功能元件的引脚图或逻辑功能图的分析如下所示：1．74LS48：七段显示译码器的主要功能是把8421B码译成对
应于数码管的7个字段信号，驱动数码管，显示出相应的十进制
数码。
D,C,B,A是8421BCD码的4位输人信号，a,b,c,d,e,f,g
是七段译码输出信号，LT，RBI，BI为控制端。
灯测试输人端LT：
当LT=0，BI＝1时，无论A3~A0为何种状态，a,b,c,d,e,f,g的状
态均为0，数码管七段全亮，显示“8”字形，用以检查七段显
示器各字段是否能正常工作。
灭零输入端RBI：当RBI＝0时，且
LT＝1，BI＝0时，若D～A的状态均为0，则所有光段均灭，在数
字显示中用以熄灭不必要的0。
例如，显示0021，21前面的两个
0是多余的，可以通过在对应位加灭零信号（RBI＝0）的方法去
掉多余的零。
▲图5 74ls48和半导体数码管的连接图
2. 74LS00：74LS00为四二输入与非门。
▲图6 74LS00引脚图
3. 74LS160：74LS160是4位同步十进制计数器。
▲图7 74LS160 引脚图
▲图8 74LS160逻辑图
表1 74LS160计数器的逻辑功能表
输入输出CT P CT T CP D D D D Q3 Q2 Q1 Q0×××××××L L L L
H H ↑××××计数
L ××××××保持
4.数码管：半导体七段显示器分为共阴极接法和共阳极接法两种，对于共阴极接法，若需要某字段亮，则需使该字段为高电平；同理，对于共阳极接法，若需某字段亮，则需使该字段为低电平
▲图8 半导体数码管共阴极接法和共阳极接法
5.总结与致谢
5.1总结
通过这次对计数器的设计与制作，让我们了解了设计电路的程序。
在此次的计数器设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法. 在连接二十四进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.
通过这次对计数器的设计制作，让我了解了电路设计的基本步骤，也让我了解了关于计数器的原理与设计理念，要设计一个电路先进行软件模拟仿真再进行实际的电路制作。
但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。
而且，在仿真中无法成功的电路接法，在实际
中因为芯片本身的特性而能够成功。
所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。
通过这次学习，让我们对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手操作才会有深刻理会，才会有收获。
对我们电子信息专业的本科生来说，实际能力的培养至关重要，而这种实际能力的培养单靠课堂教学是远远不够的，必须从课堂走向实践。
这也是一次预演和准备毕业设计工作。
通过课程设计，让我们找出自身状况与实际需要的差距，并在以后的学习期间及时补充相关知识，为求职与正式工作做好充分的知识、能力准备，从而缩短从校园走向社会的心理转型期。
课程设计达到了专业学习的预期目的。
在两个星期的课程设计之后，我们普遍感到不仅实际动手能力有所提高，更重要的是通过对电路板制作流程的了解，进一步激发了我们对专业知识的兴趣，并能够结合实际存在的问题在专业领域内进行更深入的学习。
5.2 致谢
最后感谢系里给予我们这个宝贵的平台，让我们有了锻炼自己、展示自己的机会。
感谢所有帮助过我们的老师、同学！再次我们真诚的对你们说声：谢谢！我们会把老师们的教导铭记于心，运用到今后的学习和工作中！
6．参考文献
[1] 《电子技术基础》（第五版）华中科技大学电子技术课程组编[M]．康华光主编，陈大钦、张林副主编，高等教育出版社
附录一：电路原理图与PCB图1.protel原理图
2.PCB原理图
附录二：元器件清单。