微机原理第4章2-存储器与的连接
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–例如，800MHz的PIII CPU的一条指令执行时间约为1.25ns， 而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都 处于等待状态，运行效率极低。
解决：
–CPU插入等待周期——降低了运行速度； –采用高速RAM——成本太高； –在CPU和RAM之间插入高速缓存——成本上升不多、但速度 可大幅度提高。 西南交通大学
10
微机原理与应用
字扩展
地址空间的扩展。芯片每个单元中的字长满足，但单元 数不满足。 扩展原则： 每个芯片的地址线、数据线、控制线并联，仅片选 端分别引出，以实现每个芯片占据不同的地址范围。
字位扩展
• • • • 根据内存容量及芯片容量确定所需存储芯片数； 进行位扩展以满足字长要求； 进行字扩展以满足容量要求。 若已有存储芯片的容量为L×K，要构成容量为M ×N 的存储器，需要的芯片数为： （M / L） ×（N / K）
A B C E1 E2 E3 Y7 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138管脚图
西南交通大学
6
微机原理与应用
(3)部分译码：系统的部分高位地址线参与对芯片（组）的译码寻
址。
A19、A18 、A17 不参加译码
× × ×
00000H～01FFFH 02000H～03FFFH 04000H～04FFFH 05000H～05FFFH
17
1 × 西南交通大学
微机原理与应用
4.4 存储器的分层结构
冯.诺依曼计算机体系结构： “存储程序”的概念 访问存储器的活动占了CPU时间的70％左右 CPU工作速度与内存工作速度不匹配
西南交通大学
23
微机原理与应用
PC机中的CACHE
一般有两级CACHE（有的具有三级） •L1 CACHE——容量一般为8KB～64KB •L2 CACHE——容量一般为128KB～2MB 新型CPU一般将这两级CACHE都做在CPU内核中。而且 运行速度与CPU内核相同，使CPU的整体性能有了极大的提 高。 指令Cache和数据Cache 各种CPU的Cache配置见教材。
A10 A9
8根数据线
1
D0 WE
•••
A1 A0
•••
1K× 8位
CS0
•••
1K× 8位
CS1
D7
•••
•••
•••
西南交通大学
13
微机原理与应用
字、位扩展 用？片 1K × 4位 存储芯片组成 4K × 8位 的存储器 8片
12根地址线
A11 A10 A9 A8 A0 片选 译码 CS0 CS1 CS2
3. 存储器与数据总线的连接
在微机系统中，数据是以字节为单位进行存取的，因此与之对应 的内存也必须以8位为一个存储单元。 1）若芯片数据线为8根，它们与系统数据总线相连即可。 2）若芯片数据线少于8根，则要对芯片进行“位扩充”。 西南交通大学
8
微机原理与应用
存储器扩展技术
用多片存储芯片构成一个需要的内存空间，它们在整个 内存中占据不同的地址范围，任一时刻仅有一片（或一组 ）被选中。 •位扩展——扩展每个存储单元的位数 •字扩展——扩展存储单元的个数 •字位扩展——二者的综合
西南交通大学
22
微机原理与应用
命中率影响系统的平均存取速度 系统的平均存取速度≈ Cache存取速度×命中率+RAM存取速度×不 命中率 例如：RAM的存取时间为8ns，Cache的存取时间为 1ns，Cache的命中率为90%。则存储器整体访问 时间由没有Cache的8ns减少为： 1ns×90% + 8ns×10% = 1.7ns 速度提高了近4倍。
16
微机原理与应用
存储芯片的读写控制
6264:8K×8 SRAM;
A17 A16 A15 A14 A13
2732:4K×8 EPROM
A12 A11～A0
部分译码
6264(1) 6264(2) 2732(1) 2732(2)
0 0 0 0
0 0 0 0
0 0 0 0
0 0 1 1
0 1 0 0
× × 0
西南交通大学
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微机原理与应用
IBM_PC/XT中的存储器
微机原理与应用
4.4 半导体存储器与CPU的连接
4.4.1 连接时应注意的问题
1. CPU总线的带负载能力
简单系统可直接相连，较大系统可加驱动器
2. CPU时序与存储器存取速度之间的配合
CPU读：CPU发出地址和读命令后，存储器必须在限定时间给出 有效数据。 CPU写：CPU发出地址和写命令，并把数据放在数据总线上后， 存储器必须在规定的时间内存入指定单元。
地址译码接口电路的功能： 主要完成片选控制译码和低位地址总线的连接。
西南交通大学
2
微机原理与应用 线选法 全译码法 部分译码法 混合译码法
片选控制的译码方法
(1) 线译码法：以高位地址线直接作为存储芯片的片选信号，每一
根地址线选通一块芯片。
A0～A9
（1） 1KB
CS
A10 A11 A12 1 1
WE
A9 A0 ～ A9 A0 ～ CS OE 2114 D7 D0 ～ WE D7 D4 ～
A9 A0 ～ A9 A0 ～ CS OE 2114 D7 D0 ～
WE
系统总线
MEMR
A9 A0 ～ CS CS 2114 OE 2114 D7 WE ～D0 WE D7 D0 ～ D4
MEMW D7 D0 ～
3. 存储器组织、地址分配
一般采用“字节编址结构” 西南交通大学
1
微机原理与应用
4.4.2 存储芯片与CPU的连接
地址总线、数据总线、控制总线
1. 存储器地址译码方法 地址译码是存储系统设计的核心，目的是保证CPU能 对所有存储单元实现正确寻址。
片选控制译码：对高位地址译码后产生存储芯片的片选信号。 片内地址译码：对低位地址译码实现片内存储单元的寻址。
十六进制地址码
10000H～10FFFH 11000H～11FFFH 12000H～12FFFH 13000H～13FFFH
7
微机原理与应用
2.存储器与控制总线的连接 片选、读、写
ROM：只有读操作而无写操作。片选和存储器读可用同一引脚 CS进行控制 RAM：既有读操作也有写操作。 当用一条WE线来控制读写：CS＝0，WE＝1－－存储器读 CS＝0，WE＝0－－存储器写 当用OE和WE分别控制读/写：CS＝0，OE＝0－－存储器读 CS＝0，WE＝0－－存储器写
18
微机原理与应用
当前的高档微机中普遍采用了分层的存储器系统
中 央 处 理 器
cache
主 存
外 存
内存 Cache:双极性SRAM（速度快、容量小） 主存：MOS型DRAM（速度慢、成本低、容量大）。内存条。 外存：磁盘、磁带、光盘。
西南交通大学
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微机原理与应用
存储器的层次结构
核心是解决容量、速度、价格间的矛盾，建立起多层存储结构。 一个金字塔结构的多层存储体系 充分体现出容量和速度关系。
CPU内核 快 速 度 慢 寄存器组 高速缓存 主存储器 外部存储器 大
20
小 容 量
西南交通大学
微机原理与应用
高速缓存（Cache）工作原理
Cache的设计是基于空间和时间的局部性原理。 空间局部性：如果存储器中一个单元被访问，则其临近的单元 可能很快也被访问。 时间局部性：如果一个存储单元一旦被访问，则它将可能很快 被再访问。 Cache内存放当前最频繁使用的程序块和数据块。只有在当前访问 的程序和数据不在Cache中时，CPU才访问内存。 低速 主存储器
(2)全译码法：系统的全部高位地址线均参与对芯片（组）的译码
寻址。 8K×8 EPROM
A12~A0 (a)利用门电路实现全译码
A12~A0 (b)利用译码器实现全译码
A19~A13 0001110
A12~A0 地址范围 × 1C00H~1DFFH
特点：存储器的地址是连续的且唯一确定的，即无地址 间断和重叠现象。
西南交通大学
11
微机原理与应用
位扩展 （增加存储字长）
10根地址线
2片 用 ？片 1K×4位 存储芯片组成 1K×8位 的存储器
A 9
•••
D 7 D 4
8根数据线
2114 2114
A 0
… …
D 0 CS WE
西南交通大学
12
微机原理与应用
字扩展（增加存储字的数量）
11根地址线
2片 用 ？片 1K×8位 存储芯片组成 2K×8位 的存储器
0400H～07FFH 0800H～0BFFH 1000H～13FFH
线选法特点：
1.连线简单，片选控制无需专门的译码电路。 2.当存在空闲地址时，将导致地址重叠。（上例中：A19～A13可为 1或0）。 3.整个存储器地址分布不连续，因而可寻址范围减小。 4.编程不方便。
西南交通大学
4
微机原理与应用
D7 D4 ～
D7 D4 ～
西南交通大学
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微机原理与用
IBM_PC/XT与6116A的连接
A19 A18 A17 A16 A15 A14 A13 A12
74LS30
MEMW MEMR A10～A0 DIR E
WE
CS
OE 6116A D7～D0
D7～D0
74LS245 D7～D0
地址译码
部分译码： A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 ～ A0 1 0 1 0 0 0 0 0 × × A0000H～A07FFH or:A0800H～A0FFFH 西南交通大学
A16 A15 IO/M A14 A13 A12 A11~A0
E3 E2 E1 C B A
部分译码 （最小组态）
Y0 Y1 Y2 Y3 138 2732 (1)
2732：4K×8 EPROM
2732 (2)
2732 (3)
2732 (4)
地址空间 A16 A15 A14 A13 A12 A11 ～ A0 1 0 0 0 0 × （1） 1 0 0 0 1 × （2） （3） 1 0 0 1 0 × （4） 1 0 0 1 1 × 特点：存在地址重叠。 西南交通大学 芯片
DRAM 速度慢 价廉 集成度高
高速CPU SRAM 速度高 价格贵 容量有限
高速Cache 控制逻辑 西南交通大学
21
微机原理与应用
取指令、数据时先到Cache中查找： 找到（称为命中hit）——直接取出使用； 没找到——到RAM中取，并同时存放到Cache 中，以备下次使用。 只要命中率相当高，就可以大大提高CPU的运行 效率，减少等待。现代计算机中Cache的命中率 都在90%以上。 在一定的范围内，Cache越大，命中率就越高， 但相应成本也相应提高。一般16～256KB。
8根数据线
CS3
D7
D0 WE
...
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
西南交通大学
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微机原理与应用
例：用SRAM芯片2114(1K×4bit)扩展4K×8bit 存储空间
译 码 器
A19 A10 ～
A9 A0 ～ A9 A0 ～ A9 A0 ～ A9 A0 ～ CS OE 2114 D7 D0 ～
西南交通大学
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微机原理与应用
位扩展
存储器的存储容量等于： 单元数×每单元的位数
字节数 字长
当构成内存的存储器芯片的字长小于内存单元的字长 时，就要进行位扩展，使每个单元的字长满足要求。 位扩展方法：
将每片的地址线、控制线并联，数据线分别引出。
位扩展特点：
存储器的单元数不变，位数增加。 西南交通大学
（2） 1KB
CS
（3） 1KB
CS
1
西南交通大学
3
微机原理与应用
地址分配情况
A12 （1） 0 （2） 0 （3） 1 芯片 A11 0 1 0 A10 1 0 0 A9 × × × A8 × × × 地址空间 A 7 A6 A5 × × × × × × × × × A4 × × × A3 × × × A2 × × × A1 × × × A0 × × × 十六进制 地址码
西南交通大学
5
微机原理与应用
•译码器：74LS139（双2－4译码）、 74LS138（3－8译码）、
74LS154（4－16译码）等。 74LS138功能表 片选输入 编码输入 输出 E3 E2 E1 C B A Y7～Y0 11111110 0 0 0 1 0 0 11111101 0 0 1 1 0 0 11111011 0 1 0 1 0 0 11110111 0 1 1 1 0 0 11101111 1 0 0 1 0 0 11011111 1 0 1 1 0 0 10111111 1 1 0 1 0 0 01111111 1 1 1 1 0 0 其它 × × × 11111111 （全无效）
解决：
–CPU插入等待周期——降低了运行速度； –采用高速RAM——成本太高； –在CPU和RAM之间插入高速缓存——成本上升不多、但速度 可大幅度提高。 西南交通大学
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微机原理与应用
字扩展
地址空间的扩展。芯片每个单元中的字长满足，但单元 数不满足。 扩展原则： 每个芯片的地址线、数据线、控制线并联，仅片选 端分别引出，以实现每个芯片占据不同的地址范围。
字位扩展
• • • • 根据内存容量及芯片容量确定所需存储芯片数； 进行位扩展以满足字长要求； 进行字扩展以满足容量要求。 若已有存储芯片的容量为L×K，要构成容量为M ×N 的存储器，需要的芯片数为： （M / L） ×（N / K）
A B C E1 E2 E3 Y7 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138管脚图
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微机原理与应用
(3)部分译码：系统的部分高位地址线参与对芯片（组）的译码寻
址。
A19、A18 、A17 不参加译码
× × ×
00000H～01FFFH 02000H～03FFFH 04000H～04FFFH 05000H～05FFFH
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1 × 西南交通大学
微机原理与应用
4.4 存储器的分层结构
冯.诺依曼计算机体系结构： “存储程序”的概念 访问存储器的活动占了CPU时间的70％左右 CPU工作速度与内存工作速度不匹配
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微机原理与应用
PC机中的CACHE
一般有两级CACHE（有的具有三级） •L1 CACHE——容量一般为8KB～64KB •L2 CACHE——容量一般为128KB～2MB 新型CPU一般将这两级CACHE都做在CPU内核中。而且 运行速度与CPU内核相同，使CPU的整体性能有了极大的提 高。 指令Cache和数据Cache 各种CPU的Cache配置见教材。
A10 A9
8根数据线
1
D0 WE
•••
A1 A0
•••
1K× 8位
CS0
•••
1K× 8位
CS1
D7
•••
•••
•••
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微机原理与应用
字、位扩展 用？片 1K × 4位 存储芯片组成 4K × 8位 的存储器 8片
12根地址线
A11 A10 A9 A8 A0 片选 译码 CS0 CS1 CS2
3. 存储器与数据总线的连接
在微机系统中，数据是以字节为单位进行存取的，因此与之对应 的内存也必须以8位为一个存储单元。 1）若芯片数据线为8根，它们与系统数据总线相连即可。 2）若芯片数据线少于8根，则要对芯片进行“位扩充”。 西南交通大学
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微机原理与应用
存储器扩展技术
用多片存储芯片构成一个需要的内存空间，它们在整个 内存中占据不同的地址范围，任一时刻仅有一片（或一组 ）被选中。 •位扩展——扩展每个存储单元的位数 •字扩展——扩展存储单元的个数 •字位扩展——二者的综合
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微机原理与应用
命中率影响系统的平均存取速度 系统的平均存取速度≈ Cache存取速度×命中率+RAM存取速度×不 命中率 例如：RAM的存取时间为8ns，Cache的存取时间为 1ns，Cache的命中率为90%。则存储器整体访问 时间由没有Cache的8ns减少为： 1ns×90% + 8ns×10% = 1.7ns 速度提高了近4倍。
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微机原理与应用
存储芯片的读写控制
6264:8K×8 SRAM;
A17 A16 A15 A14 A13
2732:4K×8 EPROM
A12 A11～A0
部分译码
6264(1) 6264(2) 2732(1) 2732(2)
0 0 0 0
0 0 0 0
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0 0 1 1
0 1 0 0
× × 0
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微机原理与应用
IBM_PC/XT中的存储器
微机原理与应用
4.4 半导体存储器与CPU的连接
4.4.1 连接时应注意的问题
1. CPU总线的带负载能力
简单系统可直接相连，较大系统可加驱动器
2. CPU时序与存储器存取速度之间的配合
CPU读：CPU发出地址和读命令后，存储器必须在限定时间给出 有效数据。 CPU写：CPU发出地址和写命令，并把数据放在数据总线上后， 存储器必须在规定的时间内存入指定单元。
地址译码接口电路的功能： 主要完成片选控制译码和低位地址总线的连接。
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2
微机原理与应用 线选法 全译码法 部分译码法 混合译码法
片选控制的译码方法
(1) 线译码法：以高位地址线直接作为存储芯片的片选信号，每一
根地址线选通一块芯片。
A0～A9
（1） 1KB
CS
A10 A11 A12 1 1
WE
A9 A0 ～ A9 A0 ～ CS OE 2114 D7 D0 ～ WE D7 D4 ～
A9 A0 ～ A9 A0 ～ CS OE 2114 D7 D0 ～
WE
系统总线
MEMR
A9 A0 ～ CS CS 2114 OE 2114 D7 WE ～D0 WE D7 D0 ～ D4
MEMW D7 D0 ～
3. 存储器组织、地址分配
一般采用“字节编址结构” 西南交通大学
1
微机原理与应用
4.4.2 存储芯片与CPU的连接
地址总线、数据总线、控制总线
1. 存储器地址译码方法 地址译码是存储系统设计的核心，目的是保证CPU能 对所有存储单元实现正确寻址。
片选控制译码：对高位地址译码后产生存储芯片的片选信号。 片内地址译码：对低位地址译码实现片内存储单元的寻址。
十六进制地址码
10000H～10FFFH 11000H～11FFFH 12000H～12FFFH 13000H～13FFFH
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微机原理与应用
2.存储器与控制总线的连接 片选、读、写
ROM：只有读操作而无写操作。片选和存储器读可用同一引脚 CS进行控制 RAM：既有读操作也有写操作。 当用一条WE线来控制读写：CS＝0，WE＝1－－存储器读 CS＝0，WE＝0－－存储器写 当用OE和WE分别控制读/写：CS＝0，OE＝0－－存储器读 CS＝0，WE＝0－－存储器写
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微机原理与应用
当前的高档微机中普遍采用了分层的存储器系统
中 央 处 理 器
cache
主 存
外 存
内存 Cache:双极性SRAM（速度快、容量小） 主存：MOS型DRAM（速度慢、成本低、容量大）。内存条。 外存：磁盘、磁带、光盘。
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微机原理与应用
存储器的层次结构
核心是解决容量、速度、价格间的矛盾，建立起多层存储结构。 一个金字塔结构的多层存储体系 充分体现出容量和速度关系。
CPU内核 快 速 度 慢 寄存器组 高速缓存 主存储器 外部存储器 大
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小 容 量
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微机原理与应用
高速缓存（Cache）工作原理
Cache的设计是基于空间和时间的局部性原理。 空间局部性：如果存储器中一个单元被访问，则其临近的单元 可能很快也被访问。 时间局部性：如果一个存储单元一旦被访问，则它将可能很快 被再访问。 Cache内存放当前最频繁使用的程序块和数据块。只有在当前访问 的程序和数据不在Cache中时，CPU才访问内存。 低速 主存储器
(2)全译码法：系统的全部高位地址线均参与对芯片（组）的译码
寻址。 8K×8 EPROM
A12~A0 (a)利用门电路实现全译码
A12~A0 (b)利用译码器实现全译码
A19~A13 0001110
A12~A0 地址范围 × 1C00H~1DFFH
特点：存储器的地址是连续的且唯一确定的，即无地址 间断和重叠现象。
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微机原理与应用
位扩展 （增加存储字长）
10根地址线
2片 用 ？片 1K×4位 存储芯片组成 1K×8位 的存储器
A 9
•••
D 7 D 4
8根数据线
2114 2114
A 0
… …
D 0 CS WE
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微机原理与应用
字扩展（增加存储字的数量）
11根地址线
2片 用 ？片 1K×8位 存储芯片组成 2K×8位 的存储器
0400H～07FFH 0800H～0BFFH 1000H～13FFH
线选法特点：
1.连线简单，片选控制无需专门的译码电路。 2.当存在空闲地址时，将导致地址重叠。（上例中：A19～A13可为 1或0）。 3.整个存储器地址分布不连续，因而可寻址范围减小。 4.编程不方便。
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D7 D4 ～
D7 D4 ～
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微机原理与用
IBM_PC/XT与6116A的连接
A19 A18 A17 A16 A15 A14 A13 A12
74LS30
MEMW MEMR A10～A0 DIR E
WE
CS
OE 6116A D7～D0
D7～D0
74LS245 D7～D0
地址译码
部分译码： A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 ～ A0 1 0 1 0 0 0 0 0 × × A0000H～A07FFH or:A0800H～A0FFFH 西南交通大学
A16 A15 IO/M A14 A13 A12 A11~A0
E3 E2 E1 C B A
部分译码 （最小组态）
Y0 Y1 Y2 Y3 138 2732 (1)
2732：4K×8 EPROM
2732 (2)
2732 (3)
2732 (4)
地址空间 A16 A15 A14 A13 A12 A11 ～ A0 1 0 0 0 0 × （1） 1 0 0 0 1 × （2） （3） 1 0 0 1 0 × （4） 1 0 0 1 1 × 特点：存在地址重叠。 西南交通大学 芯片
DRAM 速度慢 价廉 集成度高
高速CPU SRAM 速度高 价格贵 容量有限
高速Cache 控制逻辑 西南交通大学
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微机原理与应用
取指令、数据时先到Cache中查找： 找到（称为命中hit）——直接取出使用； 没找到——到RAM中取，并同时存放到Cache 中，以备下次使用。 只要命中率相当高，就可以大大提高CPU的运行 效率，减少等待。现代计算机中Cache的命中率 都在90%以上。 在一定的范围内，Cache越大，命中率就越高， 但相应成本也相应提高。一般16～256KB。
8根数据线
CS3
D7
D0 WE
...
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
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微机原理与应用
例：用SRAM芯片2114(1K×4bit)扩展4K×8bit 存储空间
译 码 器
A19 A10 ～
A9 A0 ～ A9 A0 ～ A9 A0 ～ A9 A0 ～ CS OE 2114 D7 D0 ～
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微机原理与应用
位扩展
存储器的存储容量等于： 单元数×每单元的位数
字节数 字长
当构成内存的存储器芯片的字长小于内存单元的字长 时，就要进行位扩展，使每个单元的字长满足要求。 位扩展方法：
将每片的地址线、控制线并联，数据线分别引出。
位扩展特点：
存储器的单元数不变，位数增加。 西南交通大学
（2） 1KB
CS
（3） 1KB
CS
1
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微机原理与应用
地址分配情况
A12 （1） 0 （2） 0 （3） 1 芯片 A11 0 1 0 A10 1 0 0 A9 × × × A8 × × × 地址空间 A 7 A6 A5 × × × × × × × × × A4 × × × A3 × × × A2 × × × A1 × × × A0 × × × 十六进制 地址码
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微机原理与应用
•译码器：74LS139（双2－4译码）、 74LS138（3－8译码）、
74LS154（4－16译码）等。 74LS138功能表 片选输入 编码输入 输出 E3 E2 E1 C B A Y7～Y0 11111110 0 0 0 1 0 0 11111101 0 0 1 1 0 0 11111011 0 1 0 1 0 0 11110111 0 1 1 1 0 0 11101111 1 0 0 1 0 0 11011111 1 0 1 1 0 0 10111111 1 1 0 1 0 0 01111111 1 1 1 1 0 0 其它 × × × 11111111 （全无效）