嵌入式逻辑分析仪SignalTap Ⅱ的具体设置方法
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设置采样深度为2K或者4K
设置采样深度 为2K或者4K， 越大占用的片 内RAM越多， 需要根据资源 量来决定
添加触发信号EN
勾中此单选框
点击此按钮添 加触发信号， 这里我们选择 EN端口信号作 为触发信号
添加sof文件
点击此按钮添 加CNT10.sof 文件，sof文件 是对项目编译 完成后产生的 下载文件， 似于单片机编 程产生的hex 文件或bin文 件
改名
双击空白区域，在弹出的对话框中选择添加需要分析的端口， 注意不要把CLK信号添加进去，因为此例中CLK信号将作为 SignalTap II的采样时钟
这里，不要添 加CLK信号， 因为后面要拿 它做采样时钟
双击这片空白 区域
添加CLK信号到Clock栏
点击此按钮， 添加CLK信号 到Clock采样 时钟栏 ，即 以CLK作为wenku.baidu.com 样时钟
嵌入式逻辑分析仪SignalTap Ⅱ
• 以10进制计数器为例，先按照常规建立项 目，编写10进制计数器的VHDL文件，编译 通过，如果有时间的话最好也做一下时序 分析。 • 在以上基础上来进行SignalTapII的分析， 步骤如下
先新建一个SignalTap II 分析文件
新建的分析文件
修改Instance名，改为与顶层实体名 一致
重新编译项目
对整个项目重 新编译一次
下载sof文件
点此按钮进行 下载