EDA技术实用教程

图11-5 Synplify的综合后门级电路图
11.2
Synplify与MAX+plusII的接口
6. 设定EDF文件为工程。 7. 选定EDF文件来源。
图11-6 Synplify的 综合后门级电路图
11.2 Synplify与MAX+plusII的接口
8. 选定目标器件 9. 编译适配
图11-7 Synplify 与Altera接口流程
（6）编译适配 （7）生成仿真文件。 （8）编程下载。
图11-12 在系统编程下载窗口
11.4
ModelSim与MAX+plusII的接口
ModelSim支持下列语言标准：
IEEE VHDL’87和’93标准： IEEE Std. 1076-’87 & ‘93。
VHDL
VHDL标准数学程序包： IEEE 1076.2-1996。
1. 输入设计
图11-3 Synplify新建 项目对话框
11.2
Synplify与MAX+plusII的接口
2. 选择合适的目标器件
3. 综合前控制设置
4. 综合
5. 结果检测
11.2 Synplify与MAX+plusII的接口
图11-4 Synplify的RTL 级原理图
11.2 Synplify与MAX+plusII的接口
ModelSim支持下列语言标准：
Verilog
IEEE Verilog标准： IEEE 1364-’95。
OVI Verilog LRM 2.0（大部分支持。OVI：Open Verilog International）。
PLI 1.0 （PLI：Programming Language Interface）。
（2）建立VITAL库。
图11-24 建立VITAL库
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， （Standard Delay File）SDF2.1文件。仿真操作如下：
（3）编译库文件。
图11-25 ModelSim的Compile HDL Source Files 对话框
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， （Standard Delay File）SDF2.1文件。仿真操作如下：
EDA技术实用教程
第11章
EDA工具软件接口
11.1 EDA 软件接口流程
VHDL文本编辑 VHDL 仿真 VHDL文本编辑
综合
1、行为仿真 2、功能仿真 3、时序仿真
SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ………
FPGA/CPLD 适配 结构综合器
图11-21 输出网表文件设置
（1）MAX+plusII编译前设置。
图11-22 Compiler子窗口界面
（2）生成仿真文件。
图11-22 Compiler子窗口界面
用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到 ModelSim的仿真环境中进行门级时序仿真。步骤如下：
（5）执行仿真。
图11-19 ModelSim的波形观察窗
11.4 ModelSim与MAX+plusII的接口
用MAX+plusII对Cnt4.vhd进行综合和适配，再用适配后的网表文件导入到 ModelSim的仿真环境中进行门级时序仿真。步骤如下：
（1）MAX+plusII编译前设置。
图11-20 ModelSim的Create Project对话框
（1）启动ModelSim
工具栏
命令窗口
工作区
图11-13 ModelSim的启动界面
2. 建立仿真工程项目
图11-14 ModelSim的 Create Project对话框
（3）编译仿真文件。
图11-16 ModelSim编译时的提示信息
（4）装载仿真模块和仿真库。
图11-17 装载设计模块
11.3 Synplify与ispEXPERT Compiler的接口
（3）读入EDIF文件。
图11-10 选择适配目标器件对话框
11.3
Synplify与ispEXPERT Compiler的接口
（4）选定目标器件。 （5）引脚锁定。
图11-11 芯片引 脚锁定 对话框
11.3 Synplify与ispEXPERT Compiler的接口
逻辑综合器
FPGA/CPLD 器件和电路系统
FPGA/CPLD 编程下载 图11-1 EDA工程接口流程
时序与功能 门级仿真
11.2 Synplify与MAX+plusII的接口
1. 输入设计
Biblioteka Baidu
工具栏 按钮面板
菜单
状态栏
图11-2 Synplify Pro启动后界面
标签
Tcl 命令窗
项目浏览窗口
11.2 Synplify与MAX+plusII的接口
（3）在ModelSim中作编译前设置。
（4）仿真。
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， （Standard Delay File）SDF2.1文件。仿真操作如下：
（1）MAX+plusII输出文件设定。
下面将介绍另一种延时信息附加方式的仿真，即附加标准延时文件， （Standard Delay File）SDF2.1文件。仿真操作如下：
11.3
Synplify与ispEXPERT Compiler的接口
接口步骤如下：
（1）生成EDIF网表文件。
（2）ispEXPERT Compiler设置。
（2）ispEXPERT Compiler设置。
图11-8 建立新工程对话框
（2）ispEXPERT Compiler设置。
图11-9 设定阅读Synplify的EDF文件
VCD （Value Change Dump）。
Verilog
ModelSim支持下列语言标准：
VITAL2.2b 和 VITAL’95 （IEEE 1076.4-1995）。
VITAL
VITAL 2000。
SDF（Standard Delay Format，标准延迟格式）
SDF标准：SDF 1.0～3.0。
（4）导入SDF文件。
11.5
从 MAX+plusII向QuartusII 转换
从MAX+plusII向QuartusII某些文件的转换如下：
MAX+plusII下设计的图形设计文件（Graphic Design File ，*.gdf） 可以在QuartusII中被打开，不能在QuartusII中进行修改，不过 可以存为QuartusII下的原理图文件Block Design Files（.bdf）。